Режимы работы параллельного интерфейса. Режим 0.

На рис.6 представлен режим 0 и три его подрежима работы 00, 01 и 1X. Выбор подрежима работы порта производится путем установки битов 7 и 6 в соответствующем управляющем регистре (PACR и PBCR). На рис.6 показан только порт A. Порт B функционирует в данном режиме точно также, как и порт A, причем линиям квитирования порта A H1 и H2 соответствуют линии H3 и H4 порта B.

В режимах 0 и 1 регистры направления перемещения данных (DDR) связаны непосредственно с соответствующими им портами, т.е. регистр PADDR управляет портом A, а PBDDR управляет портом B. Каждый бит регистра направления определяет будет ли соответствующая линия порта работать как вход или выход. Запись логического нуля в бит i DDR определяет соответствующую линию порта как вход, логическая единица определяет линию как выход. Например, если в PADDR записана величина 00011111, то линии PA5-PA7 являются входами, а PA0-PA4 - выходами. Этот режим работы называется однонаправленным, поскольку каждая линия в данный момент времени может работать либо на ввод, либо на вывод информации.

Подрежимы работы портов на рис.6 представлены для двух случаев: когда порт работает на ввод и на вывод информации. Направление перемещения данных, позволяющее двойное буферирование, называется исходным направлением порта. Перемещение данных в исходном направлении управляется сигналами квитирования H1,H2 для порта A и H3,H4 для порта B.

Подрежим 00.

В подрежиме 00 дважды-буферированный вход определяет исходное направление. Выход является одиночно-буферированным. Данные защелкиваются во входном регистре путем установки сигналов H1 и H2. Функции этих сигналов определяются установкой соответствующих битов в регистре управления портом (PACR), как показано на рис.7. До сих пор мы рассматривали только взаимный обмен сигналами квитирования с использованием сигналов H1 и H2. Как видно из рис.1 биты PACR3-PACR5 могут использоваться для определения H2 в качестве простого выхода (т.е. для программного вывода логического 0 или 1), выхода взаимного обмена сигналами квитирования (обычный синхронный режим работы рассмотренный выше) или выхода импульсного сигнала квитирования. В последнем случае выход H2 устанавливается как и в режиме взаимного обмена (рис.1 и 2), но его сброс производится автоматическипосле, приблизительно, четырех тактов внешней синхронизации.

Подрежим 01.

В подрежиме 01 исходное направление определяет дважды-буферированный выход. Вход в данном режиме нефиксируемый, т.е считываемые данные отражают состояние входных линий на момент считывания. Формат регистра управления порта A в подрежиме 01 приведен на рис.8. Он аналогичен формату рис.7, за исключением поля управления подрежимом и бита управления статусом H1 (PACR.0). Когда PACR.0=0, бит статуса H1 (HS1) устанавливается, если хотя бы один выходной буфер порта A не содержит данные, и сбрасывается в обратном случае. Когда PACR.0=1, бит статуса H1 устанавливается, если оба выходных буфера порта A не содержат данные, и сбрасывается в обратном случае.

Подрежим 1x.

Подрежим 1X обеспечивает функцию простого ввода/вывода в обоих направлениях. Дважды-буферированный ввод/вывод в данном подрежиме не используется. Считывание данных производится непосредственно с выводов порта, запрограммированных на ввод информации. Данные, записываемые в выходной буфер, являются одиночно-буферированными. Линия H1 работает в режиме обнаружения перепада внешнего сигнала и не принимает участия в процессе управления перемещением данных.

Линия H2 также может быть запрограммирована на обнаружение перепада внешнего сигнала (при обнаружении устанавливается бит статуса H2S). Как и в предыдущих подрежимах, линия H2 может быть запрограммировать на вывод и может быть программно установлена и сброшена. Формат регистра управления портом A для подрежима 1X представлен на рис.9.

Рис.6 Параллельный интерфейс в режиме 1 (однонаправленный 8-разрядный режим).

PACR7	PACR6	PACR5 PACR4 PACR3	PACR2	PACR1 PACR0
0	0	управление H2	прерывание по H2	управление H1

PACR5	PACR4	PACR3	Управление H2
0	X	X	H2 вход обнаружения перепада внешнего сигнала H2S устанавливается по активному перепаду
1	0	0	H2 выход (неактивное состояние) H2S=0
1	0	1	H2 выход (активное состояние) H2S=0
1	1	0	H2 выход в режиме взаимного обмена сигналами квитирования H2S=0
1	1	1	H2 выход в режиме импульсного обмена сигналами квитирования H2S=0

PACR2	Прерывание по H2
0	запрещено
1	разрешено

PACR1	PACR0	Управление H1
0	X	прерывание по H1 и запрос на ПДП запрещены
1	X	прерывание по H1 и запрос на ПДП разрешены
X	X	H1S устанавливается при вводе данных

Примечание.

H1S - бит состояния H1 (находится в регистре статуса портов).

H2S - бит состояния H2 (находится в регистре статуса портов)

Рис.7 Регистр управления порта A (PACR) в подрежиме 00 режима 0.

PACR7	PACR6	PACR5 PACR4 PACR3	PACR2	PACR1 PACR0
0	1	управление H2	прерывание по H2	управление H1

PACR1	PACR0	Управление H1
0	X	прерывание по H1 и запрос на ПДП запрещены
1	X	прерывание по H1 и запрос на ПДП разрешены
X	0	H1S устанавливается, если пуст начальный или конечный выходной регистр
X	1	H1S устанавливается, если пусты оба выходных регистра

Рис.8 Регистр управления порта A (PACR) в подрежиме 01 режима 0.