Режим 1.

В режиме 1, два 8-битовых порта объединяются для работы, в качестве одного 16-битового порта. Этот порт остается однонаправленным в смысле исходного направления перемещения данных, и регистры направления портов A и B определяют какие какие биты 16-битового порта будут работать на ввод и на вывод. На рис.10 представлены два возможных подрежима работы параллельного интерфейса в режиме 1.

PACR7	PACR6	PACR5 PACR4 PACR3	PACR2	PACR1 PACR0
1	X	управление H2	прерывание по H2	управление H1

PACR5	PACR4	PACR3	Функция H2
0	X	X	H2 вход обнаружения перепада внешнего сигнала H2S устанавливается по активному перепаду
1	X	0	H2 выход (неактивное состояние) H2S=0
1	X	1	H2 выход (активное состояние) H2S=0

PACR1	Прерывание по H1
0	запрещено
1	разрешено

PACR0	Функция
X	H1 вход перепада внешнего сигнала и H1S устанавливается по активному перепаду на H1

Рис.9 Регистр управления портом A (PACR) в подрежиме 1X режима 0.

При объединении двух портов возникает проблемма: как быть с двумя парами сигналов квитирования (H1,H2 и H3,H4) и двумя регистрами управления (PACR и PBCR). В данном режиме сигналы квитирования и регистр управления "предоставляет" порт B. Регистр управления порта A вместе с сигналами H1 и H2 обеспечивают дополнительные функции 16-битового порта. На рис.11 показан формат регистра PACR в режиме 1. Соответствующей установкой битов 0-5 линии H1 и H2 программируются аналогично подрежиму 1X режима 0.

Подрежим x0.

В подрежиме X0 используются дважды-буферированный вход и одиночно-буферированный выход. Поскольку шина данных 68230 имеет только 8 бит, обмен 16-битовых слов между процессором и последовательным интерфейсом осуществляется как обмен 2-х байтов. При этом содержимое порта A должно считываться первым. Для программной совместимости с командой MOVEP порт A должен содержать старший байт данных. Работа 16-битового порта определяется регистром управления порта B, структура которого показана на рис.12. Входной сигнал защелкивается при установке H3 (в момент перепада) и помещается либо в начальный либо в конечный входной буфер. Как и в режиме 0, H4 может быть запрограммирован на функционирование в качестве входа, фиксированного выхода и выхода взаимного или импульсного обмена сигналами квитирования.

Для линий запрограммированных на вывод, данные хранятся в регистре, работающем в качестве выходного буфера. Данные записываемые в этот регистр не влияют на работу линий квитирования, не вызывают изменение бита статуса и сотояния последовательного интерфейса.