Структура параллельного интерфейса/таймера 68230.

Последовательный интерфейс/таймер 68230 состоит из двух логически-независимых блоков: портов ввода/вывода и таймера. Блок портов включает в себя порт A (PA0-PA7), порт B (PB0-PB7), четыре линии квитирования (H1,H2,H3 и H4), два вывода ввода/вывода общего назначения и шесть линий специального назначения. Линии общего назначения могут работать как третий порт (порт C) или могут выполнять дополнительные функции, связанные с портами A и B или таймером. Четыре программируемые линии квитирования, в зависимости от режима работы, могут управлять перемещением данных, могут использоваться в качестве линий ввода/вывода общего назначения или могут быть входами обслуживания внешних запросов на прерывание (работающими на обнаружение перепада внешнего сигнала), с соответствующими векторами обслуживания. Внутренняя структура параллельного интерфейса/таймера включая внешние выводы показана на рис.3. Таймер состоит из 24-разрядного счетчика, который может работать с 5-разрядным предделителем. Связь таймера с внешними устройствами осуществляется через три вывода: PC2/TIN, PC3/TOUT и PC7/TIACK/.

Интерфейс системной шины 68230 обеспечивает асинхронный обмен данными с процессором (или другим активным устройством) через 8-разрядную шину данных (D0-D7). Сигналы подтверждения перемещения данных (DTACK/), выбора регистров (RS1-RS5), запроса прерывания от таймера (TIACK/), чтения/записи (R/W/), выборки кристалла (CS/), запроса и подтверждения прерываний от портов (PIRQ/ и PIACK/ соответственно) управляют перемещением данных между 68230 и процессором 68000.

Рис.3 Внутренняя структура параллельного интерфейса/таймера 68230.

Рис.4 Расположение 68230 в 52-выводном корпусе.

Рис.5 Объединение выводов 68230 по функциональным группам.

Расположение и назначение выводов 68230.

68230 имеет 48 внешних вывода и может размещаться в 48-выводном или в 52-выводном корпусе. Расположение и название выводов 68230 для этих корпусов представлено на рис.4.

Входные и выходные сигналы 68230 представлены на рис.5 с объединением по функциональным группам. Назначение выводов 68230 представлено далее по тексту.

· Двунаправленная шина данных (D0-D7)

Восемь линий данных D0-D7 с активным высоким уровнем представляют двунаправленную шину данных для связи с процессором 68000 или другим активным устройством.

· Линии выбора регистров (RS1-RS5)

Входы RS1-RS5 с активным высоким уровнем предназначены для выбора одного из 23 внутренних регистров 68230. В таблице 1 представлено соответствие состояния сигналов на этих входах и названия рабочего регистра, для каждого регистра указан также тип доступа (возможны чтение и запись или возможно только чтение данного регистра).

· Чтение/запись (R/W/).

Входной сигнал от процессора 68000, определяющий текущий цикл шины, как цикл чтения или записи.

· Выборка кристалла (CS/).

Вход разрешения доступа к внутренним регистрам 68230. Активный уровень - низкий.

· Подтверждение перемещения данных (DTACK/).

Выход с активным низким уровнем. Установка DTACK/ приводит к завершению текущего цикла шины. В течение цикла чтения или цикла обслуживания прерывания, DTACK/ устанавливается после того, как считываемая информация установлена на шине данных; в течение цикла записи DTACK/ устанавливается после записи информации с шины данных. Сигнал DTACK/ совместим с одноименным сигналом процессора 68000 и других активных устройств, например, контроллера ПДП 68450. Для обеспечения высокого уровня DTACK/ между циклами шины, требуется подключение внешнего резистора между выводом сигнала и напряжением Vcc.

Таблица 1.

Линии выбора регистров RS5-RS1	Обозначение регистра	Название регистра	Тип доступа
00000	PGCR	регистр управления режимом работы портов	чтение/запись
00001	PSRR	регистр управления прерываниями	чтение/запись
00010	PADDR	регистр направления порта A	чтение/запись
00011	PBDDR	регистр направления порта B	чтение/запись
00100	PCDDR	регистр направления порта C	чтение/запись
00101	PIVR	регистр вектора прерывания параллельного интерфейса	чтение/запись
00110	PACR	регистр управления порта A	чтение/запись
00111	PBCR	регистр управления порта B	чтение/запись
01000	PADR	регистр данных порта A	чтение/запись
01001	PBDR	регистр данных порта B	чтение/запись
01010	PAAR	регистр состояния порта A	только чтение
01011	PBAR	регистр состояния порта B	только чтение
01100	PCDR	регистр данных порта C	чтение/запись
01101	PSR	регистр статуса портов	чтение/запись
10000	TCR	регистр управления таймером	чтение/запись
10001	TIVR	регистр вектора прерывания таймера	чтение/запись
10011	CPRH	регистр предзагрузки счетчика, старший байт	чтение/запись
10100	CPRM	регистр предзагрузки счетчика, средний байт	чтение/запись
10101	CPRL	регистр предзагрузки счетчика, младший байт	чтение/запись
10111	CNTRH	старший регистр счетчика	только чтение
11000	CNTRM	средний регистр счетчика	только чтение
11001	CNTRL	младший регистр счетчика	только чтение
11010	TSR	регистр статуса таймера	чтение/запись

· Сброс (RESET/).

Вход инициализации 68230. Все управляющие регистры и регистры направления устанавливаются в 0, большинство внутренних операций запрещаются при установке RESET/ (активный уровень - низкий).

· Синхронизация (CLK).

Вход частоты тактовой синхронизации. Может быть связан со схемой синхронизации процессора или может синхронизироваться отдельным генератором.

· Порты A и B (PA0-PA7 и PB0-PB7).

Порты A и B являются 8-битовыми портами, которые могут быть объединены в единый 16-битовый порт. Управление перемещением данных через порты может производиться при поддержке сигналов квитирования H1-H4. Порты A и B имеют внутренние резисторы, соединяющие выводы портов с напряжением Vcc. Все выводы портов имеют активный высокий уровень.

· Линии квитирования (H1-H4).

Линии квитирования H1-H4 являются многофункциональными и в зависимости от режима работы могут функционировать в качестве линий квитирования в синхронном режиме работы портов, в качестве входов обслуживания внешних запросов на прерывание (работающих на обнаружение перепада внешнего сигнала) или простых линий ввода/вывода. Активный уровень работы каждой линии определяется битами 3-0 регистра управления режимом работы портов. Вне зависимости от режима работы портов, текущее состояние линий квитирования может быть считано из регистра статуса портов.

· Порт С (PC0-PC7/дополнительные функции).

Линии порта C могут использоваться в качестве линий обычного ввода/вывода, также линии PC2-PC7 могут выполнять функции специального назначения, вне зависимости от других линий порта C. При использовании в качестве порта C линии имеют активный высокий уровень, и могут быть индивидуально запрограммированы на ввод или вывод установкой соответствующих битов в регистре направления порта C.

Дополнительные функции TIN, TOUT и TIACK/ являются линиями ввода/вывода таймера. TIN может использоваться в качестве входа внешних тактовых импульсов таймера (синхронизация по переднему фронту) или в качестве входа запуска/останова таймера (запуск при высоком уровне и останов при низком). TOUT может функционировать в качестве выхода запроса на прерывание от таймера (активный уровень низкий) или выхода генератора меандра (с начальным состоянием высокого уровня). TIACK/ является входом сигнала подтверждения запроса на прерывание с активным низким уровнем.

Функции выхода запроса прерывания и входа подтверждения прерывания от портов A и B выполняет пара линий PIRQ/ и PIACK/ (активный уровень низкий).

Вывод запоса ПДП DMAREQ/ обеспечивает сигнал низкого уровня в течение 3-х тактов синхронизации для запроса режима ПДП и совместим с контроллером ПДП 68450. При использовании данного вывола для генерации запроса на ПДП, соответствующий бит регистра направления порта C должен быть запрограммирован как вход (т.е. установлен в 0).