Параллельный интерфейс/таймер 68230 27

Параллельный интерфейс/таймер 68230.Содержание.

Параллельный интерфейс/таймер 68230.Содержание. 1

Обмен информацией в синхронном режиме. 3

Структура параллельного интерфейса/таймера 68230. 5

Режимы работы параллельного интерфейса. 9

Регистры параллельного интерфейса. 18

Блок таймера 68230. 23

Параллельный интерфейс/таймер 68230 включает в себя многофункциональный параллельный интерфейс и системно-ориентированный таймер. Параллельный интерфейс может работать в однонаправленном и двунаправленном режимах и обеспечивает обмен 8- и 16-разрядными данными. Порты ввода/вывода могут также работать в синхронном режиме, для обеспечения которого, имеются четыре линии управления перемещением данных (линии квитирования). Порты ввода/вывода 68230 могут обеспечивать работу по векторному и автовекторному прерываниям и также обеспечивают формирование запроса на прямой доступ к памяти. Таймер 68230 содержит 24-разрядный счетчик и 5-разрядный предделитель и может использоваться для формирования периодических и одиночных прерываний с программируемыми временными параметрами, в качестве генератора меандра и для других целей.

Обмен информацией в синхронном режиме.

В синхронном режиме работы портов, для управления процессом перемещения данных, используются дополнительные линии управления, называемые линиями квитирования. Рассмотрим механизм синхронного обмена, используемый в параллельном интерфейсе 68230. Предположим, что порт ввода/вывода имеет две линии управления перемещением данных: вход H1 (работающий на обнаружение перепадов внешнего сигнала) и выход H2. Каждой линии квитирования соответствует флаг статуса. Для отображения состояния входных линий квитирования имеются соответствующие им флаги статуса (например флаг H1S устанавливается при активном перепаде на линии H1), которые могут быть считаны процессором в любое время.

Ввод информации при поддержке сигналов квитирования.

В первой фазе обмена параллельный интерфейс устанавливает сигнал H2, который сообщает периферийному устройству (ПУ), что порт готов принять новые данные. (Примечание: активные уровни сигналов квитирования в 68230 программируются пользователем). Во второй фазе ПУ устанавливает активный уровень на линии H1, информируя параллельный интерфейс о том, что на входах порта присутствуют данные для записи. Установка H1 приводит к установке соответствующего флага статуса и запроса на прерывание (если оно разрешено). В следующей стадии параллельный интерфейс сбрасывает сигнал H2, тем самым подтверждая прием данных и запрещая прием новых. В четвертой фазе ПУ сбрасывает H1 подтверждая прием данных портом. В пятой фазе параллельный интерфейс устанавливает H2, сообщая ПУ о готовности приема новых данных. Эта фаза аналогична первой и символизирует начало нового цикла обмена.

Временные диаграммы двух циклов синхронного ввода информации представлены на рис.1. Рассмотрение именно двух циклов связано с тем, что при работе в синхронном режиме порты параллельного интерфейса являются дважды-буферированными. Это означает, что порт может принять новые данные до того, как будут считаны данные от предыдущего ввода. При этом в процессе перемещения данных участвуют два входных регистра: начальный и конечный, образующие входной буфер данных. В первом цикле, H2 сбрасывается после установки H1 и снова устанавливается автоматически (приблизительно через четыре такта внешней синхронизации), потому что введенные данные переписались из начального регистра в конечный, и таким образом входной регистр снова освободился для приема новых данных. Однако во втором цикле сигнал H2 остается в неактивном состоянии, поскольку входной буфер полностью заполнен. Установка H2 произойдет после того, как процессор произведет чтение входного буфера.

Рис.1 Временные диаграммы двух циклов ввода информации в режиме взаимного обмена сигналами квитирования при наличии дважды-буферированного входа.

Вывод информации при поддержке сигналов квитирования.

Первая фаза обмена начинается с того, что процессор записывает данные в выходной регистр порта, при этом устанавливается сигнал H2 с задержкой в два такта внешней синхронизации. Установка H2 сообщает ПУ, что на выходных линиях порта присутствуют данные для записи. Во второй фазе ПУ устанавливает сигнал H1, который указывает параллельному интерфейсу на то, что данные считаны. В ответ на это интерфейс сбрасывает H2, тем самым подтверждая прием данных периферийным устройством. Далее ПУ сбрасывает H1, указывая на готовность принять новые данные. В последней фазе процессор записывает новые данные порт и H2 снова устанавливается, сообщая о готовности данных для вывода.

На рис.2 представлены временные диаграммы дважды-буферированного вывода данных. В начальном состоянии оба выходных буфера пусты. После первой записи данных в порт, они устанавливаются на выходах порта, и устанавливается H2. При этом заполняется один из двух выходных буферов. Буфер, соединенный с процессором называется начальным входным буфером; буфер, соединенный с выходами порта называется конечным.

Когда в регистр данных порта производится запись следующих данных они остаются в начальном буфере и не устанавливаются на выходах порта до тех пор, пока не будут считаны предыдущие данные. После установки H1 (т.е. ПУ считало содержимое конечного буфера) новые данные перемещаются в конечный буфер. Теперь возможен прием новых данных от процессора. Также как и в случае ввода информации, процессор узнает о готовности выходных буферов по состоянию бита статуса H1S.

Рис.2 Временные диаграммы двух циклов вывода информации в режиме взаимного обмена сигналами квитирования при использовании дважды-буферированного выхода.