Issues in Dynamic Design 4: Clock Feedthrough
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Me |
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Coupling between Out and CLK input of the precharge device due to the gate to drain capacitance. So voltage of Out can rise above VDD. The fast rising (and falling edges) of the clock couple to Out.
CSE477 L# topic.21 |
Irwin&Vijay, PSU, 2001 |
Clock Feedthrough
CLK |
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Clock feedthrough |
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In1 |
Out |
2.5 |
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In2 |
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In3 |
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Out |
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-0.5 |
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0 |
0.5 |
Time, ns |
1 |
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Clock feedthrough |
CSE477 L# topic.22 |
Irwin&Vijay, PSU, 2001 |
Cascading Dynamic Gates
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V |
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CLK |
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CLK |
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CLK |
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Mp |
Mp |
Out2 |
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Out1 |
In |
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In |
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Out1 |
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CLK |
Me |
CLK |
Me |
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V |
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Out2 |
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t |
Only 0 → 1 transitions allowed at inputs!
CSE477 L# topic.23 |
Irwin&Vijay, PSU, 2001 |
Domino Logic
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Mp |
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CLK |
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Mp |
Out1 |
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Out2 |
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PDN |
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In4 |
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PDN |
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In3 |
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In5 |
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CLK |
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Me |
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CLK |
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Me |
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CSE477 L# topic.24 |
Irwin&Vijay, PSU, 2001 |
Why Domino?
CLK
In |
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1 |
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In |
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PDN |
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In |
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PDN |
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i |
i |
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In |
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Like falling dominos!
CSE477 L# topic.25 |
Irwin&Vijay, PSU, 2001 |
Domino Zero Detector Circuit
In7 In6 In5 In4 In3 In2 In1 In0
not zero
clk
CSE477 L# topic.26 |
Irwin&Vijay, PSU, 2001 |
Domino Manchester Carry Chain
CLK
P0 |
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P1 |
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P2 |
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P3 |
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Ci,4
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CLK
CSE477 L# topic.27 |
Irwin&Vijay, PSU, 2001 |
Domino Manchester Carry Chain
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3 |
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P0 |
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3 |
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P1 |
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3 |
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P2 |
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3 |
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P3 |
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3 |
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G0 |
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G1 |
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G2 |
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G3 |
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5 |
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4 |
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!(G0 + P0 Ci,0) |
!(G1 + P1G0 + P1P0 Ci,0) |
CSE477 L# topic.28 |
Irwin&Vijay, PSU, 2001 |
Properties of Domino Logic
qOnly non-inverting logic can be implemented, fixes include
lcan reorganize the logic using Boolean transformations
luse differential (dual rail)
luse np-CMOS (zipper)
q Very high speed
ltpHL = 0
lstatic inverter can be optimized to match fan-out (separation of fan-in and fan-out capacitances)
CSE477 L# topic.29 |
Irwin&Vijay, PSU, 2001 |
Differential (Dual Rail) Domino
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off |
on |
CLK |
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CLK |
Mp Mkp |
Mkp Mp |
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Out = AB 1 |
0 |
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1 |
0 !Out = !(AB) |
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A |
!A |
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!B |
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B |
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CLK |
Me |
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Solves the problem of non-inverting logic
CSE477 L# topic.30 |
Irwin&Vijay, PSU, 2001 |