Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Элементы комбинационной схемотехники. Ч.1. Лабораторный практикум по курсу «Основы информационной техники». Учебное пособие
.pdf
;;;;
XXcXXcXXcXXc
⋅=⋅=⋅=⋅=
013012011010
.;;;
XXrXXrXXrXXr
⋅=⋅=⋅=⋅=
233232231230
Схема матричного дешифратора, реализованного на основе
уравнений (3.5) и (3.6), показана на рис. 3.5.
(3.6)
Рис. 3.5. Схема матричного дешифратора
При большом числе разрядов прямоугольный дешифратор
почти в n/2 раза экономичнее линейного и в два раза – пирамидального.
Принцип построения многоступенчатых дешифраторов
Принцип построения многоступенчатых дешифраторов состоит
в последовательном разбиении входного многоразрядного кода до
получения в каждой группе двух-трех разрядов. В качестве примера на рис. 3.6 показано разбиение дешифрируемого кода для n = 10
и n = 13. После этого многоступенчатая схема дешифратора изображается в виде соединения ряда линейных схем.
41
а б
Рис. 3.6. Разбиение входного дешифрируемого кода на группы:
при n = 10 (а); при n = 13 (б)
Каскадирование дешифраторов
Под каскадированием (наращиванием) понимают способ соединения дешифраторов для получения большей разрядности входного кода. Соединение двух дешифраторов DC 3 → 8 для декодирования четырехразрядного кода показано на рис. 3.7.
Рис. 3.7. Каскадирование дешифраторов для увеличения выходной разрядности
Входные переменные X2, X1 и X0 подаются параллельно на входы обоих дешифраторов, а переменная X
но на вход стробирования E первого дешифратора и через инвертор – на вход стробирования второго дешифратора.
42
подается непосредствен-
3
Такая каскадная схема работает следующим образом. Если значение старшего разряда входного кода X
ется первый дешифратор с инверсными восемью выходами
Z
, при этом второй дешифратор блокирован (выключен), и на его
7
выходах Z
, …, Z15 устанавливаются высокие уровни. При X3 = 1
8
= 0, то в работу включа-
3
Z
, …,
0
блокируется первый дешифратор и включается в работу вторая
микросхема.
Таким образом, благодаря наличию разрешающего входа два
дешифратора DC 3 → 8 образуют схему дешифрации четырехразрядного входного кода, т.е. образовался дешифратор DC 4 → 16.
Двоичные шифраторы
Шифратором называется функциональный узел компьютера,
предназначенный для преобразования входного m-разрядного
унарного кода в выходной n-разрядный двоичный позиционный
код. Двоичные шифраторы выполняют функцию, обратную функции дешифратора. При активизации одной из входных линий шифратора на его выходах формируется двоичный код, отображающий
десятичный номер активного входа. Полный двоичный шифратор
имеет m входов и n выходов, при этом выполняется условие
n = log
m. Условное графическое обозначение шифратора показано
2
на рис. 3.8.
Функция шифратора на его условно графическом обозначении помечается буквами
CD (от англ. Coder). Входы шифратора ну-
меруются последовательными десятичными
цифрами 0, 1, ..., m – l, а метки выходов
отображают веса выходных двоичных переменных 1, ..., 2
n–1
.
В цифровых устройствах шифраторы
используются для выполнения следующих
операций: преобразования унарного вход-
Рис. 3.8. Условное гра-
фическое обозначение
двоичного шифратора
ного кода в выходной двоичный позиционный код; ввода десятичных данных с клавиатуры; указания
старшей единицы в слове; передачи информации между различными устройствами при ограниченном числе линий связи.
43
Линейный шифратор
Линейный шифратор предназначен для преобразования электрического сигнала, поступающего на одну из входных клемм, в
определенную группу электрических сигналов на выходных клеммах, т.е. одной логической единице на входе соответствует определенная кодовая комбинация на выходе. С помощью линейного
шифратора можно осуществить преобразование цифрового кода,
например из десятичной в двоичную систему исчисления в соответствии с таблицей истинности (табл. 3.3).
Таблица 3.3
Таблица истинности линейного шифратора
№ I2 I1 I0 A2 A1 A0
1 0 0 1 0 0 1
2 0 1 0 0 1 0
3 1 0 0 0 1 1
Из таблицы истинности (см. табл. 3.3) можно получить выражения для переключательных функций, которые описывают формирование выходных сигналов:
21 10 2 0 10
0021122
;;0.AIII IIIAIII IIIA=⋅⋅+⋅⋅ =⋅⋅+⋅⋅ =
Схемная реализация полученных переключательных функций
показана на рис. 3.9.
Рис. 3.9. Принципиальная схема линейного шифратора
44
Одно из основных применений линейного шифратора – ввод
I
данных с клавиатуры, например десятичных цифр. При нажатии на
клавиши с десятичной цифрой 0, 1, …, 9 должна происходить передача в цифровое вычислительное устройство двоично-десятичного кода этой цифры. Для этого используется неполный шифратор
CD 10 → 4.
Приоритетный шифратор
Шифраторы, которые при одновременном нажатии нескольких
клавиш вырабатывают код только старшей цифры, называются
приоритетными. Приоритетные шифраторы, предназначенные для
поиска старшей (левой) единицы в двоичном слове и формирования на выходе двоичного номера искомого разряда, называются
указателями старшей единицы. Их обычно применяют в
процессорах вычислительных машин: в системах с приоритетным
обслуживанием запросов на прерывание и в устройствах нормализации чисел с плавающей запятой.
Логика работы приоритетного шифратора на восемь входов
представлена в табл. 3.4.
Таблица 3.4
Таблица истинности приоритетного шифратора
I
I
I
E
7
6
I
I
5
3
4
I
I
2
I
1
0
A
A
2
A
1
0
GS
EO
1 х х х х х х х х 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 1 1 1 1 1 1 1 0 1 1 1 0 1
0 1 I 1 1 1 1 0 х 1 1 0 0 1
0 1 1 1 1 1 0 х х 1 0 1 0 1
0 1 1 1 1 0 х х х 1 0 0 0 1
0 1 I 1 0 х х х х 0 1 1 0 1
0 1 1 0 х х х х х 0 1 0 0 1
0 1 0 х х х х х х 0 0 1 0 1
0 0 х х х х х х х 0 0 0 0 1
В табл. 3.4 приняты следующие обозначения:
входные инверсные сигналы, записанные в порядке возрастания
, , ...,II I
01 7
–
45
приоритета (
EI
XYX
X
EI
I
– самый низкий,
0
выходной инверсный позиционный код;
входа;
GS – групповой сигнал, указывающий на поступление вход-
EO
ного сигнала;
– разрешение выхода, функция, указывающая на
I
– самый высокий);
7
– сигнал разрешения
,, AAA
–
012
отсутствие входных сигналов.
В табл. 3.4 значения входных переменных справа от диагонали,
образованной цифрами 0, которые не должны влиять на выходной
код обозначены «х». Это объясняется тем, что сигнал с большим
приоритетом, как это обычно принято в вычислительной технике,
блокирует запросы с меньшими приоритетами.
Из табл. 3.4 можно получить выражения для выходного кода
шифратора
,, AAA
и функций EO и GS, которые, соответствен-
012
но, определяют отсутствие информационных сигналов на всех выходах и наличие сигнала хотя бы на одном входе. Для упрощения
выражений используем известное тождество
законы дополнения (де Моргана):
;
KEIA
+=
12
.;
IIIIKIIIIK
⋅⋅⋅=⋅⋅⋅=
0123245671
;
IIIEIIIIEIIIKEIEIA
⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+=
4675672311
;;
KKKKEIEIEOKKEIEIGS
++⋅⋅+=⋅⋅+=
212121
+=⋅+ и
;
IIIEIIIEIIIEIIIKEIEIA
⋅⋅⋅+⋅⋅+⋅⋅+⋅⋅⋅+=
45767132310
Y
На основании этих выражений схема приоритетного шифратора
(8→3) может быть изображена в следующем виде (рис. 3.10).
При
1=
работа схемы блокируется, и независимо от сигна-
лов поступающих на входы на инверсных выходах получаем
,111
=AAA
1.GS EO== Если, например,
2012
I
0
= 0 и
= 0, то
I
2
схема формирует на выходах код номера входа со старшим прио-
001=AAA
ритетом:
или в прямом коде
2012
A
= 1102 = 610. Ак-
2A1A0
тивное состояние выхода отображается значениями функций
GS
= 0 и EO= 1, которые передаются в процессор, а также исполь-
зуются при каскадировании шифраторов. Схема, изображенная на
46
рис. 2.10, является аналогом шифратора семейства ТТЛШ
К555ИВ1 (зарубежный аналог 74148).
Рис. 3.10. Принципиальная схема приоритетного шифратора «8→3»
Каскадирование шифраторов
Каскадирование шифраторов используется для увеличения разрядности входного слова. Схема каскадирования двух 8-входовых
шифраторов К555ИВ1 для приоритетного обслуживания 16-раз-
рядного слова
Рис. 3.11. Принципиальная схема 16-разрядного приоритетного шифратора,
реализованного каскадированием двух 8-входовых приоритетных шифраторов
,...,II
15 0
показана на рис. 3.11.
47
Разряды
первый шифратор, а разряды
на второй шифратор
, ...,II
15 8
старшего байта входного слова поступают на
. Вход
,...,II
70
I
имеет наивысший приоритет, a
15
младшего байта подаются
I
0
–
низший. Информационные выходы обоих шифраторов объединяются с помощью логических элементов «ИЛИ», образуя трехраз-
рядный инверсный код
AAA
. Значение старшего разряда
012
обеспечивается непосредственно сигналом
GS
.
A
3
Информация с выходов первого шифратора подается на входы
EO
элементов «ИЛИ» с помощью схем совпадения ЛИ1 при
росхема
CD1 воспринимает входные данные, a CD2 – заблокирова-
(мик-
на). Информация с выходов второго шифратора CD2 подается на
входы элементов «ИЛИ» с помощью схем совпадения ЛИ1 при
EO
= 1 (микросхема CD2 воспринимает входные данные, CD1 –
блокируется).
Схема работает следующим образом: когда на входе имеется активный сигнал из старшего байта входного слова, например
EO
= 0, GS= 1), то работает шифратор СD1 и на выходах элемен-
(
тов «ИЛИ» формируется инверсный код
ответствует прямому значению A
3A2A1A0
= 11102 = 1410. Если ак-
AAAA
= 00012, что со-
0123
= 0
I
14
тивный входной сигнал относится к младшему байту слова, напри-
I
мер
ра CD1 и
мируется код
коде A
= 0, то работает шифратор CD2 (EO=1, GS= 0 у шифрато-
6
GS =1 у шифратора CD2), и на инверсных выходах фор-
AAAA
3A2A1A0
= 1001
0123
= 01102 = 610.
, что соответствует числу в прямом
2
Контрольные вопросы
Дайте определение дешифратора и назовите основные обла-
1.
сти его применения.
2.
Как определить количество входов дешифратора, если из-
вестно количество его выходов?
3.
Приведите классификацию дешифраторов по способу их
внутренней организации.
48
4. Назовите преимущества и недостатки пирамидальной струк-
туры дешифратора.
5.
В чем отличие матричного дешифратора от прямоугольного?
6.
Как синтезировать дешифратор с произвольной разряд-
ностью?
7.
Дайте определение шифратора и назовите основные области
его применения.
8.
Изобразите таблицу истинности шифратора 8 → 3.
9.
Назовите основные типы шифраторов.
10.
В чем отличие линейного шифратора от приоритетного?
Задания
1. Исследовать работу линейных дешифраторов с парафазными
входами (см. рис. 3.2,а, 3.3,а). Модернизировать схемы путем введения цепи стробирования E.
2.
Исследовать работу линейных дешифраторов с однофазными
входами (см. рис. 3.2,б, 3.3,б).
3.
Спроектировать линейный дешифратор вида DC 3 → 8.
4.
Спроектировать дешифраторы с организацией 3 → 8, 4 → 16,
5 → 32 на базе схем линейных дешифраторов с однофазными входами (см. рис. 3.2,б, 3.3,б) путем их каскадирования.
5.
Спроектировать и исследовать работу пирамидального де-
шифратора DC 4 → 16 на базе дешифраторов DC 2 → 4.
6.
Исследовать работу матричного дешифратора (см. рис. 3.5).
7.
Исследовать работу многоступенчатого дешифратора (см.
рис. 3.7), пользуясь стандартными ИС дешифраторов из библиотеки элементов программы Multisim.
8.
На базе шифратора (см. рис. 3.9) спроектировать шифратор с
количеством входов, равным 8.
9.
Исследовать работу приоритетного шифратора (см. рис.
10.
Исследовать работу приоритетного шифратора (см.
3.10).
рис. 3.11).
Список рекомендуемой литературы
1. Бабич Н.П., Жуков И.А. Компьютерная схемотехника. Методы построения и проектирования: Учебное пособие. К.: МК-Пресс,
2004.
49
2. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. Л.: Энергоатомиздат, Ленингр. отд-ние, 1986.
3.
Пухальский Г.И., Новосельцева Т.Я. Проектирование дис-
кретных устройств на интегральных микросхемах: Справочник. М.:
Радио и связь, 1990.
50
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]