Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Элементы комбинационной схемотехники. Ч.1. Лабораторный практикум по курсу «Основы информационной техники». Учебное пособие
.pdf
четном числе единиц на этих входах состояния выходов РЕ и РО
меняются на противоположные, и обеспечивается контроль нечетности. Когда на обоих контрольных входах действуют сигналы одного уровня, на обоих выходах образуются инверсные им сигналы.
Пример схемы контроля нечетности пересылок байта от источника информации (ИИ) к приемнику информации (ПИ) показан на
рис. 2.10.
Рис. 2.10. Пример использования микросхемы К155ИП2
в системе контроля передачи информации
Схема контроля на стороне источника информации является генератором значения контрольного разряда нечетности ИИ
контроля на стороне приемника информации обеспечивает сложение по модулю два значений разрядов принятого байта совместно с
принятым контрольным битом нечетности. Прием информации
возможен только при выполнении условия нечетности ПИ
стороне приемника.
К сожалению, паритетная проверка не обнаруживает парных
ошибок, т.е. в двух разрядах одновременно. Однако поскольку вероятность ошибок в цифровых системах мала, а вероятность появления их сразу в двух разрядах ничтожно мала, и если и имеет место, то вследствие повреждений, что может быть установлено и
другими средствами. В ответственных случаях для выявления и
коррекции ошибок применяют специальные методы кодирования.
31
. Схема
PO
= 1 на
EO
Контрольные вопросы
Объясните назначение и область применения схем мажори-
1.
тарной логики.
Объясните назначение схем сравнения в вычислительном
2.
устройстве.
Дайте определение схемы равнозначности кодов.
3.
4.
Что в вычислительной технике называют «флагами» и для
чего они нужны?
Объясните принцип действия схемы сравнения «на меньше».
5.
Назовите области применения схем контроля четности.
6.
Какими достоинствами и недостатками обладают схемы кон-
7.
троля четности?
Каким образом можно изменить разрядность схемы контроля
8.
четности?
К каким последствиям может привести установка входных
9.
сигналов ЕЕ и ОЕ ИС К155ИП2 в одинаковое состояние?
Задания
Исследовать работу ячейки голосования «2 из 3».
1.
Спроектировать мажоритарную схему «3 из 5» и исследовать
2.
ее работу.
Спроектировать и исследовать работу 8-разрядной схемы
3.
сравнения с групповой структурой.
Исследовать работу 16-разрядной схемы сравнения с группо-
4.
вой структурой.
Исследовать 4-разрядную схему сравнения «на больше»
5.
(см. рис. 2.6).
Согласно выражению (2.10), спроектировать и исследовать
6.
работу 4-разрядной схемы сравнения «на меньше».
На базе схемы одноразрядного компаратора спроектировать
7.
схему 4-разрядного компаратора.
Спроектировать устройство генерации контрольного разряда
8.
для восьмиразрядного кода при контроле на четность.
Спроектировать устройство генерации контрольного разряда
9.
для восьмиразрядного кода при контроле на нечетность.
32
10. Синтезировать устройство контроля 8-битного числа по не-
четности.
Синтезировать устройство контроля 8-битного числа по
11.
четности.
Спроектировать схему контроля четности на элементах
12.
«Исключающее ИЛИ» и «И-НЕ» для 4-разрядного слова. Составить
переключающие функции в совершенной ДНФ.
Исследовать работу схемы ИС 74LS280, согласно рис. 2.11.
13.
Рис. 2.11. Схема исследования формирователя бита четности ИС 74LS280
с использованием логического конвертера
Используя схему, приведенную на рис. 2.10, промоделиро-
14.
вать процесс передачи информации по 16-разрядной шине данных
с контролем по четности и нечетности.
Список рекомендуемой литературы
Бабич Н.П., Жуков И.А. Компьютерная схемотехника. Мето-
1.
ды построения и проектирования: Учеб. пособие. К.: МК-Пресс,
2004.
Зельдин Е.А. Цифровые интегральные микросхемы в инфор-
2.
мационно-измерительной аппаратуре. Л.: Энергоатомиздат, Ленинградское отделение, 1986.
Пухальский Г.И., Новосельцева Т.Я. Проектирование дис-
3.
кретных устройств на интегральных микросхемах: Справочник. М.:
Радио и связь, 1990.
33
Лабораторная работа 3
ДВОИЧНЫЕ ДЕШИФРАТОРЫ И ШИФРАТОРЫ
Цель:
изучить принципы работы и проектирования цифровых
двоичных дешифраторов и шифраторов.
Введение
Дешифратором (декодером) называют устройство с несколькими входами и выходами, у которого определенным комбинациям входных сигналов соответствует активное состояние
(«лог. 1») только одного из выходов. Дешифраторы предназначены
для преобразования входной двоичной последовательности, заданной на входных клеммах численного или логического значений
двоичного числа, в получаемый на одной определенной клемме
электрический сигнал, отображающий состояние высокого уровня.
На условных графических обозначениях дешифраторы обозначают
как DC (от англ. decoder).
В общем случае дешифратор имеет n входов и m выходов. Дешифратор с максимально возможным числом выходов, когда выполняется условие m = 2
полного дешифратора описывается системой логических выражений вида:
n
, называется полным. Функционирование
Yx xx
=××⋅
010
1
n
−
... ;
Yx xx
=××⋅
110
1
n
−
... ;
...;
... ,
, …, Y1, Y0 –
m–1
где x
n–1
, …, x
Yx xx
=××⋅
11 10
mn
−−
– входные двоичные переменные; Y
1, x0
выходные логические функции, представляющие собой минтермы
(конституент 1) n переменных.
Индекс функции Y определяет номер выбранного выхода и соответствует десятичному эквиваленту входного кода. Выход, на
котором появляется управляющий сигнал, называется
активным.
Если значение сигнала на активном выходе отображается «лог. 1»,
34
то на остальных пассивных выходах устанавливается «лог. 0».
Z
Двоичный код, включающий в себя всегда только одну единицу
(«истина»), а остальные – нули («ложь»), называется унарным
. По-
этому дешифратор является преобразователем входного двоичного
позиционного кода в двоичный унарный выходной код.
В дешифраторах в интегральном исполнении состояние активного выхода отображается значением «лог. 0» для семейств ТТЛТТЛШ и «лог. 1» для семейства КМОП. Другие выходы дешифратора в этот момент времени находятся в пассивном состоянии –
«лог. 1» для микросхем семейств ТТЛ-ТТЛШ и, наоборот, для семейства КМОП.
Функционирование полного дешифратора с инверсными выходами представляется системой вида
Zxx xx
=+ +++
0110
nn
... ;
−
Zxx xx
=+ +++
1110
nn
... ;
−
...;
1
n
−
... ,
где Z
=+ +++
xx xx
110
mn
−
, ..., Z1, Z0 – выходные логические функции, которые явля-
т-1
ются макстермами (конституэнты 0) n переменных.
Индекс функции Z определяет номер выбранного выхода и со-
ответствует десятичному эквиваленту входного кода. Между двумя
видами выходных функций существует простая связь:
.iiZY =
Дешифраторы классифицируют по следующим признакам:
−
способу структурной организации – одно- (линейные) и мно-
гоступенчатые, в том числе пирамидальные и прямоугольные (матричные);
формату входного кода – двоичные, двоично-десятичные;
−
разрядности дешифрируемого кода – 2, 3, …, n;
−
форме подачи входного кода – с одно- и парафазными вхо-
−
дами;
−
количеству выходов – полные и неполные дешифраторы;
виду входных стробирующих сигналов – в прямом или ин-
−
версном значениях;
35
− типу используемых логических элементов – «И», «НЕ»,
«ИЛИ», «И-НЕ», «ИЛИ-НЕ» и т.д.
К основным характеристикам дешифратора относят число ступеней (каскадов) дешифрации, количество используемых логических элементов или микросхем, общее число входов логических
элементов, время дешифрации и потребляемую мощность.
Условные графические обозначения дешифраторов на принципиальных электрических схемах показаны на рис. 3.1.
а б
Рис. 3.1. Условные графические обозначения дешифраторов
на принципиальных схемах: с прямыми (а) и инверсными (б) выходами
Метки левого дополнительного поля в условном графическом
обозначении отображают десятичные веса входных переменных, а
метки правого дополнительного поля соответствуют десятичным
эквивалентам входных комбинаций двоичных переменных. В схему дешифраторов могут встраиваются один или два разрешающих
(стробирующих) входа, обычно обозначаемых буквой Е (от англ.
Enable), см. рис. 3.1. С помощью сигнала на входе E определяется
момент срабатывания дешифратора; кроме того, вход E может использоваться для наращивания разрядности входного кода. На
практике полный дешифратор на n входов и m выходов для краткости называют дешифратором «из n в т» или «n → т». Например, в
дешифраторе DC 3 → 8 – активизируется только одна из восьми
выходных линий.
В линейном дешифраторе «из п в т» каждая выходная функция
Y реализуется полностью отдельным n-входным логическим элементом при использовании двоичного входного кода. Логика работы полных дешифраторов на два входа X
хода Y
, Y2, Y1, Y0 и четыре инверсных выхода Z3, Z2, Z1, Z0 пред-
3
ставлена в таблицах истинности (табл. 3.1 и 3.2, соответственно).
Линейные дешифраторы
, X0, четыре прямых вы-
1
36
Таблица 3.1 Таблица 3.2
Таблица истинности
для дешифратора
с прямыми выходами
X1 X0 Y3 Y2 Y1 Y0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
Таблица истинности
для дешифратора
с инверсными выходами
X1 X0 Z3 Z2 Z1 Z0
0 0 1 1 1 0
0 1 1 1 0 1
1 0 1 0 1 1
1 1 0 1 1 1
По данным табл. 3.1 получают систему логических функций в
СДНФ:
.;;;
XXYXXYXXYXXY ⋅=⋅=⋅=⋅=
(3.1)
013012011010
Для линейного дешифратора с разрешающим входом E система
принимает вид
;;
EXXYEXXY
⋅⋅=⋅⋅=
011010
(3.2)
.;
EXXYEXXY
⋅⋅=⋅⋅=
013012
Схемы линейных дешифраторов на основе уравнений (3.1) и
(3.2) показаны на рис. 3.2.
а б
Рис. 3.2. Схемы линейных дешифраторов на элементах «И»:
с парафазными входами (а); с однофазными входами и стробированием (б)
В схеме, изображенной на рис. 3.2,б, используется однофазный
входной код, поскольку инверсии переменных образуются элемен-
37
тами «НЕ». Если сигнал на разрешающем входе E = 0, то работа
дешифратора блокируется – на всех выходах устанавливаются логические нули независимо от значений входных переменных. При
E = 1 дешифратор функционирует согласно табл. 2.1.
По данным табл. 3.2 можно записать систему логических функций в СКНФ:
.;;;
XXZXXZXXZXXZ +=+=+=+= (3.3)
010011012013
Схема линейного дешифратора с парафазным входным кодом и
инверсными выходами, построенная в соответствии с уравнением
(3.3) на элементах «ИЛИ», показана на рис. 3.3,а.
а б
Рис. 3.3. Схема линейных дешифраторов на элементах «ИЛИ»:
с парафазными входами (а); с однофазными входами и стробированием (б)
В схеме, изображенной на рис. 3.3,б, используется однофазный
входной код, поскольку инверсии переменных образуются элементами «НЕ».
Для линейного дешифратора со стробирующим входом (вход E)
система уравнений (3.3) принимает вид
;;
EXXZEXXZ
++=++=
012013
(3.4)
.;
EXXZEXXZ
++=++=
010011
Схема линейного дешифратора на основе уравнений (3.4) показана на рис. 3.3,б.
Если сигнал на разрешающем входе E = 1, то работа дешифратора блокируется – на всех выходах устанавливаются «лог. 1»
38
независимо от значений входных переменных. При E = 0 дешифратор функционирует согласно табл. 3.2.
Пирамидальные дешифраторы
В пирамидальном дешифраторе число ступеней K на единицу
меньше разрядности входного кода n, т.е. К = n – 1. Во всех ступенях используются только двухвходовые логические элементы. На
первой ступени используются линейные дешифраторы на два входа
и четыре выхода. Число логических элементов в каждой ступени
равно М
дующая ступень имеет в два раза больше элементов, чем предыдущая. Выход элемента i-й ступени подключается ко входам только
двух элементов (i + 1)-й ступени.
Схема пирамидального дешифратора с трехразрядным парафазным входным кодом и восемью выходами показана на рис. 3.4.
= 2
i
i+1
, где i = 1, 2, …, k. Это означает, что каждая после-
Рис. 3.4. Схема пирамидального дешифратора
с трехразрядным парафазным входом
39
На первой ступени дешифрируются переменные X0 и X1, на второй ступени добавляется разряд X
. При большем числе разрядов
2
дешифрируемого кода, например n > 10, пирамидальный дешифратор в n/4 раз экономичнее линейного.
Основным недостатком пирамидального дешифратора является
большое число ступеней, что существенно увеличивает время дешифрации кода.
Матричные дешифраторы
Матричный дешифратор строится по двухступенчатой схеме.
При этом входной код разбивается на две группы по n/2 разрядов
при четном n; при нечетной разрядности группы содержат неравное число переменных. Две группы переменных декодируются на
первой ступени двумя полными линейными (возможно, и пирамидальными) дешифраторами, а на второй ступени формируются выходные функции.
Условно считают, что один из дешифраторов первой ступени
формирует адреса строк матрицы, а второй – адреса столбцов матрицы. На пересечении линий строк и столбцов подключюется
n
двухвходовых схем совпадения (конъюнкторов), которые
m = 2
образуют вторую, выходную ступень дешифратора. При четном n
матрица конъюнкторов квадратная – такие дешифраторы называются матричными, при нечетном n – матрица конъюнкторов не
квадратная, поэтому такие дешифраторы называются прямоуголь-
ными.
Выходные функции полного дешифратора «из 4 в 16» можно
представить в виде следующей системы:
Y rcY rcY rcY rc
=⋅ =⋅ =⋅ =⋅
0004108201230
YrcY rcY rcY rc
=⋅ =⋅ =⋅ =⋅
101 5119211331
Y rcY rcY rcY rc
=⋅ =⋅ =⋅ =⋅
2 0 2 6 1 2 10 2 2 14 3 2
YrcYrcY rcY rc
=⋅ =⋅ =⋅ =⋅
3 0 3 7 1 3 11 2 3 15 3 3
;;; ;
;;; ;
(3.5)
;; ; ;
;; ; .
где введены двухразрядные функции ri и ci, которые реализуются
дешифраторами строк и столбцов, соответственно:
40
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]