1.12 Схема из RTL viewer для кода HDL масштабируемого устройства
На рисунке 1.12.1 представлена схема из RTL viewer для кода на HDL.
Рисунок 1.12.1 – Схема из RTL viewer для кода HDL масштабируемого шифратора 8-3
1.13 Моделирование масштабируемого устройства, описанного кодом
HDL
На рисунке 1.13.1 и 1.13.2 представлено моделирование масштабируемого устройства, описанного кодом HDL в двух режимах, Timing
и Functional.
11
Рисунок 1.13.1 – Моделирование масштабируемого шифратора 8-3 в режиме
Timing
Рисунок 1.13.2 – Моделирование масштабируемого шифратора 8 – 3 в
режиме Functional
12
2 ДЕШИФРАТОР 3-8
2.1Таблица истинности
Втаблице 4 представлена таблица истинности для дешифратора 3-8.
Таблица 4 - таблица истинности для дешифратора 3-8
|
Входы |
|
|
|
|
Выходы |
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
а |
|
E |
|
|
|
|
x |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
2 |
1 |
0 |
|
7 |
6 |
5 |
4 |
|
3 |
2 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
x |
x |
x |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
|
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
|
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
|
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
2.2 Формула |
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
x0 = ∩ 2 |
∩ 1 |
∩ 0 |
|||||||
|
|
|
|
|
|
|
|||
x1 = ∩ 2 |
∩ 1 |
∩ 0 |
|||||||
|
|
|
|
|
|||||
x2 = ∩ 2 |
∩ 2 |
∩ 0 |
|||||||
|
|
|
|
||||||
x3 = ∩ 2 |
∩ 1 |
∩ 0 |
|||||||
|
|
|
|
|
|
||||
x4 = ∩ 2 |
∩ 1 |
∩ 0 |
|||||||
|
|
|
|
|
|||||
x5 = ∩ 2 |
∩ 1 |
∩ 0 |
|||||||
|
|
|
|
||||||
x6 = ∩ 2 |
∩ 1 |
∩ 0 |
|||||||
x7 = ∩ 2 |
∩ 1 |
∩ 0 |
|||||||
13
2.3 Функциональная схема
На рисунке 2.3.1 представлена функциональная схема устройства.
Рисунок 2.3.1 – Функциональная схема дешифратора 3-8
2.4 Моделирование
На рисунках 2.4.1, 2.4.2 представлено моделирование дешифратора 3-8.
В двух режимах, Timing и Functional соответственно.
14
Рисунок 2.4.1 – Моделирование дешифратора 3-8 в режиме Timing
Рисунок 2.4.2 – Моделирование дешифратора 3-8 в режиме Functional
2.5 Код на HDL
На рисунке 2.5.1 представлено описание устройства на HDL.
Рисунок 2.5.1 – Дешифратор 3-8 на HDL 15
2.6 Схема из RTL viewer для кода HDL
На рисунке 2.6.1 представлена схема из RTL viewer для кода на HDL.
Рисунок 2.6.1 – Схема из RTL viewer
2.7 Моделирование устройства описанного на HDL
На рисунках 2.7.1 и 2.7.2 представлено моделирование дешифратора 3-8
описанного на HDL, в двух режимах работы, Timing и Functional.
Рисунок 2.7.1 – Результат моделирования дешифратора 3-8 в режиме Timing
16
Рисунок 2.7.2 – Результат моделирования дешифратора 3-8 в режиме
Functional
2.8 Таблица истинности масштабируемого устройства
Таблица 5 - Таблица истинности масштабируемого дешифратора 4-16
|
Входы |
|
|
|
|
|
|
|
|
Выходы |
|
|
|
|
|
|
|
|||||
|
|
a |
|
Е |
|
|
|
|
|
|
|
|
x |
|
|
|
|
|
|
|
|
|
3 |
2 |
|
1 |
0 |
|
15 |
14 |
13 |
12 |
11 |
|
10 |
9 |
8 |
7 |
6 |
5 |
4 |
3 |
2 |
1 |
0 |
x |
x |
x |
x |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
||
0 |
0 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
|
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
|
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
|
1 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
1 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
|
|
|
|
|
|
|
|
|
|
|
17 |
|
|
|
|
|
|
|
|
|
|
|
2.9 Функциональная схема масштабируемого устройства
На рисунке 2.9.1 представлена функциональная схема масштабируемого дешифратора 4-16.
Рисунок 2.9.1 - Функциональная схема масштабируемого дешифратора 4-16
Для построения схемы масштабируемого дешифратора были использованы сохранённые в качестве символа дешифраторы 3-8.
2.10 Моделирование масштабируемого устройства
На рисунках 2.10.1 и 2.10.2 представлено моделирование
масштабируемого дешифратора 4-16, в двух режимах работы.
Рисунок 2.10.1 – Моделирование масштабируемого дешифратора 4-16 в режиме Timing
18
Рисунок 2.10.2 – Моделирование масштабируемого дешифратора 4-16 в
режиме Functional
2.11 Код на HDL масштабируемого устройства
На рисунке 2.11.1 представлено описание устройства на HDL.
Рисунок 2.11.1 – Дешифратор 4-16 на HDL
19
2.12 Схема из RTL viewer для кода HDL масштабируемого устройства
На рисунке 2.12.1 представлена схема из RTL viewer для кода на HDL.
Рисунок 2.12.1 - Схема из RTL viewer для кода HDL масштабируемого дешифратора 4-16
2.13 Моделирование масштабируемого устройства описанного кодом
HDL
На рисунках 2.13.1 и 2.13.2 представлено моделирование дешифратора описанного на HDL, в двух режимах работы.
Рисунок 2.13.1 - Результат моделирования масштабируемого дешифратора 4-16 в режиме Timing.
20