- •1.Процессоры. Иерархия языков вт
- •Иерархия языков вт
- •2.Алу для сложения чисел с фиксир (,)
- •3.Алу для * чисел с фикс(,)_методы ускор *.
- •4.Алу для деления чисел с фиксир(,)
- •5.Устройтсво для выполнения лог.Опер.Особеннсти арифм с плавающей (,)
- •6.Многофункциональное алу
- •7.Управляющие автоматы с жесткой логикой
- •8.Управл автоматы с мпу
- •9.Требования к кодам команди способы кодирования.
- •11.Шинные формирователи и рег-ры. Орг см 580 серии
- •Организация см процессора
- •12.Организация модулей пзу
- •13.Организация модулей статического озу.
- •16-Ти разрядные модули памяти
- •14.Организация динамических модулей дозу
- •15.Покдл модулей дозу к см(прозр рег).Способы регенерации
- •16.Синхр способ продкл ву к см
- •17.Асинхр способ продкл ву к см
- •18.Организация кэш памяти.
- •19.Организация виртуальной памяти.
- •20.Общие полож.Risc-проц.Берклинская арх.
- •21.Старнфордсая структура
- •22.Машины упр потоками данных(df-машины)
- •23.Pentium
- •24.Pentium II,Pentium Pro
- •25.Pentuim VI
- •27.М/о ч/з ппи.
- •28.Усапп
- •29.Контролер пдп.
- •30.Прогр контр прерываний.
- •31.Таймер
- •32.Орг эвм типа ibm pc at
- •33,Однокристальн эвм
- •34.Протокол обмена подкл озу/пзу mcs-51
- •35.ATmega 32
- •36.Классификация оэвм по табл
- •35.Вс классификация по Флинну
- •38.Производительность эвм и сетей.
- •38.Типовые структуры вс
- •40.Архитектура Сммр,Сvмр,См.
- •41.Сm структура.
- •42. Понятие интерфейса. Виды арбитража
- •43.Арбитраж по последовательному опросу.
- •44. Контроллер прерываний по последовательному опросу
- •45.Арбитраж по || опросу.
- •46.Синхронизация информации в интерф.
24.Pentium II,Pentium Pro
УРК- устр распред команд.
Процессор имеет суперскалярную архитектуру и на кристалле располагается двухуровневая КЭШ. 16кб КЭШ команд и 16кб КЭШ данных. КЭШ 2-го ур-ня (общая)(128k-2mb). Одновременно работают до5-ти аппаратных ресурса (5 команд может выполн одновременно). Проц имеет 11-ти ступ конвейер т.е. все команды выполняются за 11 тактов. Команда из КЭШ памяти поступает в ДШК, УРК формирует блоки из кодов команд и операндов ктр загружаются в пул команд, ДШ команд из цикла выбирает те команды которые для которых определены операнды и есть свободные аппаратные ресурсы, команды выполн аппаратными ресурсами и возвращаются обратно в пул команд. Блок отката выбирает из пула команд выполненные ком-ды и восстанавливает последовательность выполнения команд в соотв с программой. Результат отправляется в КЭШ данных 1-го уровня.
Процессор относится к разряду машин управляемых потоком данных. Проц имеет несколько напряж питания : вычислительное ядро запитывается напряж-ем 2,3В, микросхема обвязки (внешний уровень) повышенным, мощность потребл достигает 40Вт. Прой имеет встроенный датчик температуры и встроенный АЦП, а также требует внешней системы охлаждения. Потребляемый ток 15-20 А.
25.Pentuim VI
Внутренняя архитектура гарвардского типа (раздельная память команд и память данных), наличие КЭШ 2-го уровня на одном кристалле (в PIII для этого использовался отдельный кристалл). Конвейерное выполнение команд(20-ти ступенчатый конвейер). Суперскалярная архитектура (одновременное выполнение нескольких команд на разных аппаратных ресурсах. Спекулятивное (опережающее) выполнение команд (машина управляемая потоком данных)
БЦР- блок целочисленных регистров
FPU- сопроцессор с плавающей запятой
MMX-Multi Media Extraction
Процессор обращается к внешн модулям памяти и с СМ с мах скоростью записывает коды команд и операнды в КЭШ 2-го уровня. Блок трансляции адресов выбирает код следующей команды. Здесь же команда предварительно дешифрир и если это команда усл или безусл перехода вкл блок предсказания ветвления переходов в котором хранится 4к(4096) адресов последних переходов. Есть 2 дополн бита в адресах которые сигнализируют том как часто происх ветвление по данному адресу.
11-почти всегда
10-часто
01-редко
00-практически никогда
Если по адресу обратились то увел на 1, если не угадали то -1.
При обращении по предсказанному адресу код адреса автомати-чески инкрементируется (мах 11 так и остается) Если обращение по адр не произошло происх декрементация. (min 00).
ДШК дешифрирует очередную команду, из управляющей памяти микропрограмм выбир-ся последовательность МК, которая запис в КЭШ м/команд. Блок распр регистров выбирает свободнее регистры(или те которые указаны в командах) которые требуются для выполнения данной команды. Выбранные МК ставятся в очередь МК, в очереди нах-ся до 126 МК это позволяет блоку распредел ресурсов выбирать из очереди МК те МК для которых свободны аппаратные ресурсы(спекулятивная выборка команд). 126 МК позволяют заглянуть вперед на 40 команд ассемблера.
SISD - 1 команда - 1 данные(32р слова)
SIMD – 1 команда –группа данных
64 разр Рг=1х64р/слова=2х32р/слова=
=8хр/слова. В команде до 8 байтовых данных.
В БУР содержится 128-32р регистровю Блок ММХ содержит 8ММХ (0..7) 64 разр регистров для реализации функций SIMD арифметики с фикс запятой.
Блок FPU содержит SI(0..7)-64 разр регистра.
SEE –предназначен для реализации команд SIMD арифм с плавающ запятой SEE(0..7) -128р рег-ров.
Главная задача процессора (РIV) обработка мультимедийный приложений.
Результат выполненный в одном из аппар ресурсов помещ к КЭШ 1-го ур-ня. Последовательность восстановл требуемой цепочки команд осущ двумя блоками формирования адреса (БФА)(Блок отката для РII)
Вид приложения |
Повышение производ по сравн с PIII |
1)Обработка целых чисел(Spec Int200) |
23% |
2)Обработка чисел с плавающ запятой (Spec fp2000) |
79% |
3)Кодирование аудио сигналов MP3 Plud 1.3 |
25% |
4)Распознавание речи |
27% |
5)3D игры (Quake III) |
44% |
26.ППИ
Мксх поддержки по мат. плате – группа чипсет. ППИ предн. для подкл. периферийных устройств к СМ.
Все 4 канала независимы друг от друга и могут использ. как на ввод так и на вывод инфы. Порт- совокупность регистра и ШФ. РУС –регистр управляющего слова.
|
ШДА |
ШД→В |
ШД→С |
ШД→РУС |
CS |
0 |
0 |
0 |
0 |
WRJO |
0 |
0 |
0 |
0 |
RDJO |
1 |
1 |
1 |
1 |
A0 |
0 |
1 |
0 |
1 |
A1 |
0 |
0 |
1 |
1 |
|
ШД→А |
ШД→В |
ШД→С |
CS |
0 |
0 |
0 |
WRJO |
1 |
1 |
1 |
RDJO |
0 |
0 |
0 |
A0 |
0 |
1 |
0 |
A1 |
0 |
0 |
1 |
ППИ может раб-ть в одном из 3 режимов. Режим задается в регистре управляющего слова (РУС).
РУС
D7 |
D6 |
D5 |
D4 |
D3 |
D2 |
D1 |
D0 |
D0-к С1 0-ввод 1- вывод;
D1-к В
D2- задает реж “0” канало С1 и В
D3-к С2 и А
D4-к А (ввод/вывод)
D5D6-номер режима 00-“0” реж 01-первый реж 1х-второй реж
D7-1 признак РУС
Режим “0” предн. для синхронных обменов инфой, каждый из каналов независимо друг от друга может передавать или принимать сигналы в зависимости от РУС.
Режим “1” предн. для асинхронного обмена. В этом режиме данные передаются по каналам А и В, канал С исп-ся для формирования битов квитирования.
Если в режиме 0 или 1 требуется поменять направление передачи инфы ППИ необходимо перепрогр-ть(тратится время). Для скоростного обмена инф-й исп-ся режим 2. В режиме 2 данные могут передаваться только по каналу А. Напр. передачи опред-ся сигналами RDJO, WRJO.
Порт С используется для формирования битов квитирования. В любом из режимов возм-на побитная установка канала С. В этом случае обращение происходит по адресу упр слова А0А1=1 ат только в РУС старший бит=0 (D7=0).
D7 |
D6 |
D5 |
D4 |
D3 |
D2 |
D1 |
D0 |
D0-то что нужно записать D3D2D1-двоичный номер разр в кан С.