15. Асинхронный способ подключения ву к см
При асинхр способе обмена ЦП записывает в RG1 код команды для ВУ, ЦПВУ периодически обращаясь к RG1 ч/з ШФ2 считывает код ком после чего обращаясь по адр CS2* записывает в RG2 ССВУ которым сообщает ЦП что приступило к выполнению команды и рез-тат еще не готов, после окончания выполн-я ком-ды ЦПВУ обращаясь по адр CS1* запис рез-т в RG2 а после этого обращ по адр CS2* и перезаписывает в RG3 ССВУ (сейчас это слово сообщ что рез-т в RG2). ЦП периодически обращается по адр CS2 и ч/з ШФ3 считывает ССВУ, получив код что рез-т готов,ЦП обр по адр CS1 и ч/з ШФ1 считывает рез-т из RG2.
16. Требования к кодам команд и способы кодирования микрокоманд
Код команды должен соотв требованиям:
1)Указывать на код операции
2)Указывать на адрес(адреса) одного(неск) операндов участв в выполнении команды.
3)Указывать на адрес,куда помещается результат выполнения
4)Указывать на ардрес след команды
Способы:
1)Горизонтальное кодирование.При гориз кодир каждому упр возд yi выдел-ся свой разряд в Рг.МК.
|
y1 |
y2 |
… |
. |
yn |
+: высокое быстродейтсв(в любо мом времени можно выполн любой у или несколько)
- : высокие аппаратные затраты
2)Вертикальное кодирование.
в Рг.МК. запис двоичн код или номер yi ктр необх выполн.
-: одно упр возд yi в ед времени
+:низкие аппаратные затраты.
3)Вертикально-гориз микропрограмм-е.
Вся совокупность упр возд yi делится на К подгрупп наиболее часто выполняемык одновременно yi.
К
|
y1…………yn |
|
К – двоичный код N подпр. (задается верт) a yi в подгр – горизонт
4)Горизонтально-верикальное микропрогр
Всё множ-во упр возд yi разбив-ся на К подгр по принципу несовместных команд или встр очень редко.
N групп-гориз
yi – вертикально
Высокое быстр и высокие аппаратные затраты.
17. Организация эвм типа ibm pc (at)
8086
80186
80286
80386
80486
L-шина обладает пониженным напряж питания(напр пит ЦП)
S-шина нормальная магистраль 5В. Первое поколение- ISA шины следующее PCI. Как вариант PCI была шина VESA.
М-шина (шина подкл памяти)
Х-шина обращения к ВУ.
ША/2-потому что динамич память (адр строки, адр столбца)
Базовый магистральный кристалл VL82C100- контроллер ВУ (84 конт, 2 контр ПДП 82237, 2 контр прерываний, таймер)
VL82C101-сист контр(генератор тактовык импульсов 8224, сист контр 88238,СППЗ 80287) с пониженным питанмем.
VL82C102-контроллер ДОЗУ
Протокол обмена по системной шине ISA (такой же как у про-цессора 1810ВМ86) каждый обмен выполн за 4 такта. 1 такт состояния 2 такт-командный.
Любая ЭВМ содержит: ЦП, ГТИ, модули ПЗУ, модули ОЗУ, таймер, контролер прерыв(м/б и ПДП), устр упр вв/выв (ППИ), устр последов вв/выв.
Если все эти устр-ва установить на одном кристалле то получится однокристальная ЭВМ (транспьютер).
18. Процессор Pentium
С начала 486 проц а затем и проц ряда Pentuim стали использовать эл-ты RISC арх-ры (глубокий конвейер, все команды выполняются за опр промеж времени). С переходом на Pentium для обеспечения min выполнения команд арифметики с палвающ (,) потребовалось сильно переделать СПЗ(сопроцессор) первые партии Pentuim были с ошибкой в СПЗ.
ША-32 ШД-64(внешн) ШД-32(внутр)
БФА –блок формирования адреса
СППЗ – сопроцессор с плавающей запятой
Процессор имеет суперскалярную архитектуру (закладывается параллелизм) и при тактовой частоте 66MHz процессор обепечивал производ-ть до 100млн опер/с. Внутр структура проц Гарвардская (раздельная память команд и память данных). Внешняя структура фон-Неймановская. Обращение в внешней памяти идет блоками по 4 64-разр слова для заполнения 256 разр КЭШ. Процессор имеет 2 || работающих 5-ти ступенчатых конвейера U и V. Конв U полноразмерный и на нем может выполн любая ариф и лог команда. U имеет 64-разр сдвигатель. Конв V упрощенный, предназ начен для выполнения простых команд типа сдвига,лог опер (легких). Команда из КЭШ дешефрируется (ДШК) и УУ рег-ми и микрокомандами выбирает аппаратные ресурсы необход-е для выполн данной команды, при этом команды анализирются на возможность их одновременного выполнения в U и V конв. Схема формир адр следит за тем чтобы последовательность выполнения команд не нарушалась.
В проц-ре впервые исполз схема предсказания переходов (блок ветвл переходов).В БВ хранится до 256 адресов последних переходов. Вероятность предсказания ≈10%. Принцип: если переход состоялся то в след цикле наиболее вероятно , что этот переход повторится. Это позволяет не ломать “логику” конвейера.
БФА обеспечивает формир адреса при работе с внешними модулями памяти и ВУ. Адр простр памяти и ВУ раздельное.
Проц имеет возмодность работать с КЭШ 2-го уровня который нах-ся на матер плате (в процессоре встр контроллер КЭШ памяти и встроенный контроллер Вирт памяти.)