- •1. Показать развитие и классификацию однопроцессорных архитектур
- •2. Конвейерная технология обработки команд
- •3. Основные черты суперскалярной обработки
- •4. Классификация архитектуры sisd с краткой характеристикой классов
- •5. Основные характерные черты cisc-архитектуры
- •6. Основные характерные черты risc-архитектуры
- •7. Основные характерные черты vliw-архитектуры
- •8. Основные отличительные черты epic-концепции
- •9. Классификация способов организации simd-архитектуры
- •10. Суть матричного и векторно-конвеерного способов организации simd-архитектуры
- •11. Суть ммх-технологии и потокового simd-расширения
- •12. Почему появились многоядерные структуры процессоров и технологии многопоточности
- •13. Виды производительности компьютера
- •14. Определение энергоэффективности процессора
- •15. Функциональные возможности, области применения, основные производители мэйнфреймов.
- •16. Функциональные возможности, пути развития, современные разработки супер-эвм
- •17. Функциональные возможности, назначение, платформы рабочих станций.
- •18. Классификация микро-эвм
- •19. Классификация серверов
- •20. Блэйд-серверы
- •21. Требования, учитываемые при проектировании серверов
- •22. Основные характеристики пк
- •23. Классификация пк по способу использования и назначению
- •24. Классификация ноутбуков
- •25. Функциональные возможности, назначение, современные разработки льтра-мобильных и планшетных пк
- •26. Классификация, состав, платформы, производители карманных пк
- •27. Встраиваемые и промышленные компьютеры
- •28. Обобщенная структура эвм и основные направления ее развития
- •29. Типы данных ia-32
- •30. Типы данных mmx технологии
- •31. Данные sse технологии
- •32. Типы данных ia-64
- •33. Теги и дескрипторы
- •34. Абсолютные способы формирования исполнительного адреса
- •35. Косвенная адресация операндов
- •36. Реализация адресации операндов «базирование способом суммирования»
- •37. Реализация адресации операндов «базирование способом совмещения» составляющих исполнительного адреса (конкатенации)
- •38. Реализация индексной адресации операндов
- •40. Развитие cisc-системы команд x86 (по годам)
- •41. Новые возможности процессора с введением sse2 и sse3
- •42. Расширения aes-ni и avx
- •43. Особенности архитектуры процессоров x86-64
- •Intel 64
- •44. Обобщенный формат команд x86
- •45. Форматы команд risc процессора
- •46. Особенности системы команд ia-64
- •47. Формат команд ia-64 и структура пакета инструкций
- •48. Характеристики системы прерывания
- •49. Программно-управляемый приоритет прерывающих программ
- •50. Логическая организация центрального процессора эвм
- •51. Функции центрального устройства управления процессора эвм
- •52. Классификация методов построения цуу процессора
- •53. Цуу микропрограммного типа
- •54. Назначение, структура, количество основных функциональных регистров ia-32
- •55. Регистры процессора обработки чисел с плавающей точкой
- •56. Регистры mmx технологии
- •57. Переименование регистров
- •58. Регистровые структуры процессоров x86-64 архитектуры
- •59. Регистровые структуры процессоров ia-64
- •60. Характерные черты современных универсальных микропроцессоров
- •61. Микроархитектура Intel Core
- •62. Особенности микроархитектуры Intel Nehalem
- •63. Декодирование команд х86 в процессоре Intel Nehalem
- •64. Назначение, количество, принцип действия исполнительных устройств Intel Nehalem
- •65. Особенности процессорного ядра amd k10
- •66. Декодирование команд х86 в ядре amd k10
- •67. Количество, назначение, принцип действия исполнительных устройств ядра and k10
- •68. Стратегия развития процессоров Intel
- •69. Особенности микроархитектуры Intel Sandy Bridge
- •70. Модульная структура процессора Intel Nehalem
- •71. Особенности процессоров Intel Westmere
- •72. Иерархическая структура памяти компьютера
- •73. Механизм стековой адресации по способу lifo
- •74. Типовая структура кэш-памяти
- •75. Структура кэш-памяти с прямым распределением
- •76. Принцип работы кэш-памяти с полностью ассоциативным распределением
- •77. Принцип работы кэш-памяти с частично ассоциативным распределением
- •78. Методы обновления строк в основной и кэш-памяти
- •79. Методы замещения строк в кэш-памяти
- •80. Организация многоуровневой кэш-памяти
- •81. Общие принципы организации оперативной памяти компьютера
- •82. Распределение оперативной памяти фиксированными разделами
- •83. Распределение оперативной памяти динамическими разделами
- •84. Распределение оперативной памяти перемещаемыми разделами
- •85. Методы повышения пропускной способности оперативной памяти (организация памяти на ddr sdram)
- •86. Методы повышения пропускной способности оперативной памяти (расслоение обращений)
- •87. Концепция виртуальной памяти
- •88. Страничное распределение виртуальной памяти
- •89. Механизм преобразования виртуального адреса в физический при страничной организации виртуальной памяти
- •90. Сегментное распределение виртуальной памяти
- •91. Странично-сегментное распределение виртуальной памяти
- •92. Механизм преобразования виртуального адреса в физический при странично-сегментном распределении памяти с использованием tlb
- •93. Методы ускорения процессов обмена информацией между оп и внешним запоминающими устройствами
- •94. Характеристики интерфейсов
- •95. Классификация интерфейсов
- •96. Программно-управляемая передача данных в компьютере
- •97. Прямой доступ к памяти в компьютере
- •98. Системная организация эвм на базе чипсетов компании Intel
- •99. Классификация mimd-систем по способу взаимодействия процессоров
- •100. Сильносвязанные и слабосвязанные многопроцессорные системы
8. Основные отличительные черты epic-концепции
Эта идеология направлена на то, чтобы упростить аппаратное обеспечение и, в то же время, извлечь как можно больше «скрытого параллелизма» на уровне команд, чем это можно сделать при реализации VLIW и суперскалярных стратегий, используя большую ширину «выдачи» команд и длинные (глубокие) конвейеры.
Одна из целей состояла в том, чтобы сохранить реализованный во VLIW принцип статического создания плана вычислений, но в то же время обогатить его возможностями, аналогичными возможностям суперскалярного процессора, позволяющими новой архитектуре лучше учитывать динамические факторы. EPIC предоставляет динамические механизмы на уровне аппаратуры так, что компилятор может управлять такими средствами, применяя их выборочно где это возможно. Столь широкие возможности помогают компилятору использовать правила управления этими механизмами более оптимально, чем это позволяет аппаратура.
9. Классификация способов организации simd-архитектуры
Архитектура SIMD связана с параллельной обработкой потоков данных. Возможны несколько способов построения компьютеров этого класса: матричная структура, векторно-конвейерная, технология ММХ и потоковые SIMD-расширения.
10. Суть матричного и векторно-конвеерного способов организации simd-архитектуры
Матричная структура
Имеется множество процессорных элементов, исполняющих одну и ту же команду над различными элементами матрицы, объединенных коммутатором. Основная проблема заключается в программировании обмена данными между процессорными элементами через коммутатор.
Векторно-конвейерная структура
Содержит конвейер операций, на котором обрабатываются параллельно элементы векторов и полученные результаты последовательно записываются в единую память. При этом отпадает необходимость в коммутаторе процессорных элементов.
11. Суть ммх-технологии и потокового simd-расширения
Технология MMX
Разработана для ускорения выполнения мультимедийных и коммуникационных программ. Команды ММХ выполняют одну и ту же функцию с различными частями данных, например: 8 байт графических данных передаются в процессор как одно упакованное 64-х разрядное число и обрабатываются одной командой.
Потоковые SIMD-расширения
Реализуют новые SIMD-инструкции, оперирующие со специальными 128-битными регистрами. Каждый из этих регистров может хранить несколько упакованных целочисленных или вещественных данных. Таким образом, выполняя операцию над содержимым двух регистров под управлением команды SSE, процессор может обработать несколько пар операндов одновременно.
12. Почему появились многоядерные структуры процессоров и технологии многопоточности
Корпорация Intel, лидер в разработке микропроцессоров с х86 архитектурой, ежегодно на протяжении долгого времени увеличивала производительность своих процессоров преимущественно за счет увеличения тактовой частоты и использования гиперконвейерной технологии выполнения команд, что в свою очередь значительно увеличивало энергопотребление и, соответственно, количество выделяемой процессором тепловой энергии. Это привело к тому, что компания уперлась в энергетический предел, ограничивающий возможности наращивания производительности процессорных кристаллов традиционными способами. Перед компанией Intel остро встала проблема разрешения противоречия между производительностью процессора и энергопотреблением.
Использование многоядерных структур процессора является одним из путей решения этой проблемы. Совмещение в одном процессоре двух вычислительных ядер позволяет удерживать рассеиваемую им мощность в допустимых пределах за счет сравнительно незначительного понижения тактовой частоты ядер: при снижении рабочей частоты на 20 % производительность ядра падает примерно на 13 %, а энергопотребление – на 50 %. При этом двухъядерный процессор все равно существенно выигрывает в производительности (при тех же условиях до 70 %) за счет увеличения количества команд, выполняемых в процессоре за один такт, но для этого необходимо на программном уровне обеспечить загрузку обоих ядер, для чего требуется соответствующая оптимизация программного кода.
Многопотоковая обработка команд на одном процессоре (ядре) основывается на том, что в каждый момент времени только часть ресурсов процессора (ядра) используется при выполнении программного кода. Неиспользуемые ресурсы также можно загрузить работой, например, задействовать для параллельного выполнения еще одного приложения. В этом случае операционная система и приложения «видят» именно два логических процессора (ядра) и могут распределять работу между ними, как и в случае полноценной двухпроцессорной системы.