- •1. Показать развитие и классификацию однопроцессорных архитектур
- •2. Конвейерная технология обработки команд
- •3. Основные черты суперскалярной обработки
- •4. Классификация архитектуры sisd с краткой характеристикой классов
- •5. Основные характерные черты cisc-архитектуры
- •6. Основные характерные черты risc-архитектуры
- •7. Основные характерные черты vliw-архитектуры
- •8. Основные отличительные черты epic-концепции
- •9. Классификация способов организации simd-архитектуры
- •10. Суть матричного и векторно-конвеерного способов организации simd-архитектуры
- •11. Суть ммх-технологии и потокового simd-расширения
- •12. Почему появились многоядерные структуры процессоров и технологии многопоточности
- •13. Виды производительности компьютера
- •14. Определение энергоэффективности процессора
- •15. Функциональные возможности, области применения, основные производители мэйнфреймов.
- •16. Функциональные возможности, пути развития, современные разработки супер-эвм
- •17. Функциональные возможности, назначение, платформы рабочих станций.
- •18. Классификация микро-эвм
- •19. Классификация серверов
- •20. Блэйд-серверы
- •21. Требования, учитываемые при проектировании серверов
- •22. Основные характеристики пк
- •23. Классификация пк по способу использования и назначению
- •24. Классификация ноутбуков
- •25. Функциональные возможности, назначение, современные разработки льтра-мобильных и планшетных пк
- •26. Классификация, состав, платформы, производители карманных пк
- •27. Встраиваемые и промышленные компьютеры
- •28. Обобщенная структура эвм и основные направления ее развития
- •29. Типы данных ia-32
- •30. Типы данных mmx технологии
- •31. Данные sse технологии
- •32. Типы данных ia-64
- •33. Теги и дескрипторы
- •34. Абсолютные способы формирования исполнительного адреса
- •35. Косвенная адресация операндов
- •36. Реализация адресации операндов «базирование способом суммирования»
- •37. Реализация адресации операндов «базирование способом совмещения» составляющих исполнительного адреса (конкатенации)
- •38. Реализация индексной адресации операндов
- •40. Развитие cisc-системы команд x86 (по годам)
- •41. Новые возможности процессора с введением sse2 и sse3
- •42. Расширения aes-ni и avx
- •43. Особенности архитектуры процессоров x86-64
- •Intel 64
- •44. Обобщенный формат команд x86
- •45. Форматы команд risc процессора
- •46. Особенности системы команд ia-64
- •47. Формат команд ia-64 и структура пакета инструкций
- •48. Характеристики системы прерывания
- •49. Программно-управляемый приоритет прерывающих программ
- •50. Логическая организация центрального процессора эвм
- •51. Функции центрального устройства управления процессора эвм
- •52. Классификация методов построения цуу процессора
- •53. Цуу микропрограммного типа
- •54. Назначение, структура, количество основных функциональных регистров ia-32
- •55. Регистры процессора обработки чисел с плавающей точкой
- •56. Регистры mmx технологии
- •57. Переименование регистров
- •58. Регистровые структуры процессоров x86-64 архитектуры
- •59. Регистровые структуры процессоров ia-64
- •60. Характерные черты современных универсальных микропроцессоров
- •61. Микроархитектура Intel Core
- •62. Особенности микроархитектуры Intel Nehalem
- •63. Декодирование команд х86 в процессоре Intel Nehalem
- •64. Назначение, количество, принцип действия исполнительных устройств Intel Nehalem
- •65. Особенности процессорного ядра amd k10
- •66. Декодирование команд х86 в ядре amd k10
- •67. Количество, назначение, принцип действия исполнительных устройств ядра and k10
- •68. Стратегия развития процессоров Intel
- •69. Особенности микроархитектуры Intel Sandy Bridge
- •70. Модульная структура процессора Intel Nehalem
- •71. Особенности процессоров Intel Westmere
- •72. Иерархическая структура памяти компьютера
- •73. Механизм стековой адресации по способу lifo
- •74. Типовая структура кэш-памяти
- •75. Структура кэш-памяти с прямым распределением
- •76. Принцип работы кэш-памяти с полностью ассоциативным распределением
- •77. Принцип работы кэш-памяти с частично ассоциативным распределением
- •78. Методы обновления строк в основной и кэш-памяти
- •79. Методы замещения строк в кэш-памяти
- •80. Организация многоуровневой кэш-памяти
- •81. Общие принципы организации оперативной памяти компьютера
- •82. Распределение оперативной памяти фиксированными разделами
- •83. Распределение оперативной памяти динамическими разделами
- •84. Распределение оперативной памяти перемещаемыми разделами
- •85. Методы повышения пропускной способности оперативной памяти (организация памяти на ddr sdram)
- •86. Методы повышения пропускной способности оперативной памяти (расслоение обращений)
- •87. Концепция виртуальной памяти
- •88. Страничное распределение виртуальной памяти
- •89. Механизм преобразования виртуального адреса в физический при страничной организации виртуальной памяти
- •90. Сегментное распределение виртуальной памяти
- •91. Странично-сегментное распределение виртуальной памяти
- •92. Механизм преобразования виртуального адреса в физический при странично-сегментном распределении памяти с использованием tlb
- •93. Методы ускорения процессов обмена информацией между оп и внешним запоминающими устройствами
- •94. Характеристики интерфейсов
- •95. Классификация интерфейсов
- •96. Программно-управляемая передача данных в компьютере
- •97. Прямой доступ к памяти в компьютере
- •98. Системная организация эвм на базе чипсетов компании Intel
- •99. Классификация mimd-систем по способу взаимодействия процессоров
- •100. Сильносвязанные и слабосвязанные многопроцессорные системы
64. Назначение, количество, принцип действия исполнительных устройств Intel Nehalem
Усовершенствованное вычислительное ядро, Многопоточная технология, 3 уровня кэш-памяти(общий разделяемый L3 размером до 24 Мб), Интегрированный в процессор контроллер памяти с поддержкой нескольких каналов DDR3, Новая шина QPI(точка-точка) для связи процессоров и процессора с чипсетом, Модульная структура, Монолитная конструкция, Технологический процесс – 45 нм, 2 4 или 8 ядер, Управление питанием и Turbo-режим.
Алгоритм работы кэш-памяти не отличается от Core
Многопоточность Внедрение SMT в Nehalem не потребовало существенного увеличения сложности процессора. Продублированы в ядре лишь процессорные регистры. Все остальные ресурсы при включении SMT разделяются в процессоре между потоками динамически, либо жёстко пополам. Активация SMT в Nehalem приводит к тому, что каждое физическое ядро видится операционной системой как пара логических ядер.
Контроллер памяти - уменьшении латентности подсистемы памяти. Ещё одно косвенное преимущество - его функционирование теперь не зависит ни от чипсета, ни от материнской платы. В результате, Nehalem показывает одинаковую скорость работы с памятью при работе в платформах различных разработчиков и производителей.
Шина QPI - представляет собой два 20-битных соединения, ориентированных на передачу данных в прямом и обратном направлении. 16 бит предназначаются для передачи данных, оставшиеся четыре – носят вспомогательный характер, они используются протоколом и коррекцией ошибок. Работает на максимальной скорости 6,4 миллиона передач данных в секунду (GT/s) и имеет, соответственно, пропускную способность 12,8 Гбайт/с в каждую сторону или 25,6 Гбайт/с суммарно. Управление питанием и Turbo-режим. PCU (Power Control Unit) представляет собой встроенный в процессор программируемый микроконтроллер, целью которого является «интеллектуальное» управление потреблением энергии. Основным предназначением PCU является управление частотой и напряжением питания отдельных ядер, для чего этот блок имеет все необходимые средства. Он получает от всех ядер со встроенных в них датчиков всю информацию о температуре, напряжении и силе тока.
Основываясь на этих данных, PCU может переводить отдельные ядра в энергосберегающие состояния, а также управлять их частотой и напряжением питания. В частности, PCU может независимо друг от друга отключать неактивные ядра, переводя их в состояние глубокого сна,
Если нет риска выйти за границу типичного энергопотребления и тепловыделения, PCU может повышать частоты процессорных ядер на один шаг выше номинала (133 МГц). Это может происходить, например, при слабо распараллеленной нагрузке, когда часть ядер находится в состоянии простоя. Частота одного из ядер может быть увеличена и на два шага выше номинала (266 МГц).
65. Особенности процессорного ядра amd k10
Микроархитектура AMD К10 является логическим продолжением вполне удачной в свое время (2003 г.) микроархитектуры К8 (AMD Athlon64), обладавшей двумя важными достоинствами: встроенным в кристалл процессора контроллером памяти и независимой шиной Hyper-Transport. AMD удалось опередить Intel в выпуске настоящего четырехъядерного процессора (AMD Phenom). В то время, как CPU семейства Core 2 Quad представляли собой склейку пары двухъядерных CPU, выполненных в одном процессорном корпусе, AMD Phenom являлся полноценным четырехъядерным решением. Такие полупроводниковые кристаллы, произведенные по 65-нм технологии, получили достаточно большие геометрические размеры. Это, естественно, привело к ощутимому снижению выхода годных кристаллов и повышению себестоимости производства. Компания начала поставки трехъядерных и двухъядерных процессоров, которые изготавливались из кристаллов Phenom с одним или двумя бракованными ядрами (AMD Phenom X3, Phenom X2). Другая проблема, вытекающая из большого размера кристалла процессоров первого поколения К10 – относительно невысокие тактовые частоты, диктуемые необходимостью держать тепловыделение CPU в приемлемых рамках. Каждое ядро процессора имеет выделенный кэш L1 данных и инструкций размером по 64 Кбайт (КВ) каждый, а также выделенный кэш L2 размером 512 КВ (см. рис. 3.11). Кроме того реализован разделяемый между всеми ядрами кэш L3 размером 2 МВ (такой кэш отсутствовал в микроархитектуре AMD K8). Процессор К10 производит выборку инструкций (Instruction Fetch Unit) из кэша команд L1 выровненными 32-байтными блоками, в отличие от процессоров К8 и Intel Core, которые производили выборку 16- байтными блоками.
В архитектуре AMD K8 длина блока выборки инструкций была согласована с возможностями декодера. В архитектуре К10 возможности декодера изменились, в результате чего потребовалось изменить и размер блока выборки, чтобы темп выборки инструкций был сбалансирован со скоростью работы декодера.
В К10 предсказание переходов (Branch Prediction Unit) существенно улучшено. Во-первых, появился механизм предсказания косвенных переходов, т. е. переходов, которые производятся по указателю, динамически вычисляемому при выполнении кода программы. Во-вторых, предсказание выполняется на основе анализа 12 предыдущих переходов, что повышает точность предсказаний. В-третьих, вдвое (с 12 до 24 элементов) увеличена глубина стека возврата.