- •1. Показать развитие и классификацию однопроцессорных архитектур
- •2. Конвейерная технология обработки команд
- •3. Основные черты суперскалярной обработки
- •4. Классификация архитектуры sisd с краткой характеристикой классов
- •5. Основные характерные черты cisc-архитектуры
- •6. Основные характерные черты risc-архитектуры
- •7. Основные характерные черты vliw-архитектуры
- •8. Основные отличительные черты epic-концепции
- •9. Классификация способов организации simd-архитектуры
- •10. Суть матричного и векторно-конвеерного способов организации simd-архитектуры
- •11. Суть ммх-технологии и потокового simd-расширения
- •12. Почему появились многоядерные структуры процессоров и технологии многопоточности
- •13. Виды производительности компьютера
- •14. Определение энергоэффективности процессора
- •15. Функциональные возможности, области применения, основные производители мэйнфреймов.
- •16. Функциональные возможности, пути развития, современные разработки супер-эвм
- •17. Функциональные возможности, назначение, платформы рабочих станций.
- •18. Классификация микро-эвм
- •19. Классификация серверов
- •20. Блэйд-серверы
- •21. Требования, учитываемые при проектировании серверов
- •22. Основные характеристики пк
- •23. Классификация пк по способу использования и назначению
- •24. Классификация ноутбуков
- •25. Функциональные возможности, назначение, современные разработки льтра-мобильных и планшетных пк
- •26. Классификация, состав, платформы, производители карманных пк
- •27. Встраиваемые и промышленные компьютеры
- •28. Обобщенная структура эвм и основные направления ее развития
- •29. Типы данных ia-32
- •30. Типы данных mmx технологии
- •31. Данные sse технологии
- •32. Типы данных ia-64
- •33. Теги и дескрипторы
- •34. Абсолютные способы формирования исполнительного адреса
- •35. Косвенная адресация операндов
- •36. Реализация адресации операндов «базирование способом суммирования»
- •37. Реализация адресации операндов «базирование способом совмещения» составляющих исполнительного адреса (конкатенации)
- •38. Реализация индексной адресации операндов
- •40. Развитие cisc-системы команд x86 (по годам)
- •41. Новые возможности процессора с введением sse2 и sse3
- •42. Расширения aes-ni и avx
- •43. Особенности архитектуры процессоров x86-64
- •Intel 64
- •44. Обобщенный формат команд x86
- •45. Форматы команд risc процессора
- •46. Особенности системы команд ia-64
- •47. Формат команд ia-64 и структура пакета инструкций
- •48. Характеристики системы прерывания
- •49. Программно-управляемый приоритет прерывающих программ
- •50. Логическая организация центрального процессора эвм
- •51. Функции центрального устройства управления процессора эвм
- •52. Классификация методов построения цуу процессора
- •53. Цуу микропрограммного типа
- •54. Назначение, структура, количество основных функциональных регистров ia-32
- •55. Регистры процессора обработки чисел с плавающей точкой
- •56. Регистры mmx технологии
- •57. Переименование регистров
- •58. Регистровые структуры процессоров x86-64 архитектуры
- •59. Регистровые структуры процессоров ia-64
- •60. Характерные черты современных универсальных микропроцессоров
- •61. Микроархитектура Intel Core
- •62. Особенности микроархитектуры Intel Nehalem
- •63. Декодирование команд х86 в процессоре Intel Nehalem
- •64. Назначение, количество, принцип действия исполнительных устройств Intel Nehalem
- •65. Особенности процессорного ядра amd k10
- •66. Декодирование команд х86 в ядре amd k10
- •67. Количество, назначение, принцип действия исполнительных устройств ядра and k10
- •68. Стратегия развития процессоров Intel
- •69. Особенности микроархитектуры Intel Sandy Bridge
- •70. Модульная структура процессора Intel Nehalem
- •71. Особенности процессоров Intel Westmere
- •72. Иерархическая структура памяти компьютера
- •73. Механизм стековой адресации по способу lifo
- •74. Типовая структура кэш-памяти
- •75. Структура кэш-памяти с прямым распределением
- •76. Принцип работы кэш-памяти с полностью ассоциативным распределением
- •77. Принцип работы кэш-памяти с частично ассоциативным распределением
- •78. Методы обновления строк в основной и кэш-памяти
- •79. Методы замещения строк в кэш-памяти
- •80. Организация многоуровневой кэш-памяти
- •81. Общие принципы организации оперативной памяти компьютера
- •82. Распределение оперативной памяти фиксированными разделами
- •83. Распределение оперативной памяти динамическими разделами
- •84. Распределение оперативной памяти перемещаемыми разделами
- •85. Методы повышения пропускной способности оперативной памяти (организация памяти на ddr sdram)
- •86. Методы повышения пропускной способности оперативной памяти (расслоение обращений)
- •87. Концепция виртуальной памяти
- •88. Страничное распределение виртуальной памяти
- •89. Механизм преобразования виртуального адреса в физический при страничной организации виртуальной памяти
- •90. Сегментное распределение виртуальной памяти
- •91. Странично-сегментное распределение виртуальной памяти
- •92. Механизм преобразования виртуального адреса в физический при странично-сегментном распределении памяти с использованием tlb
- •93. Методы ускорения процессов обмена информацией между оп и внешним запоминающими устройствами
- •94. Характеристики интерфейсов
- •95. Классификация интерфейсов
- •96. Программно-управляемая передача данных в компьютере
- •97. Прямой доступ к памяти в компьютере
- •98. Системная организация эвм на базе чипсетов компании Intel
- •99. Классификация mimd-систем по способу взаимодействия процессоров
- •100. Сильносвязанные и слабосвязанные многопроцессорные системы
57. Переименование регистров
Для любого указанного в команде логического регистра выделяется один из физических регистров соответствующего блока регистров замещения, содержащего например 128 регистров. Эта процедура (переименование регистров) позволяет увеличить количество используемых регистров процессора, а также позволяет выполнять команды, в которых задействованы одни и те же логические регистры, одновременно или с изменением их последовательности.
58. Регистровые структуры процессоров x86-64 архитектуры
В процессорах x86-64, Intel64 архитектур существующие в х86 регистры общего назначения расширены с 32 до 64 бит и к ним добавлены еще 8 новых 64-разрядных регистров. Также 8 новых 128-ми битных регистров добавлено в блок SSE, что обеспечивает поддержку SSE2.
В блоке FPU используются существующие в х87 регистры данных ST (80-разрядные) и 64-разрядные мультимедийные регистры, объединенные в общее пространство с регистрами ST. Регистр указателя команд (RIP) и регистр флагов (RFLAGS) также расширены до 64 разрядов.
59. Регистровые структуры процессоров ia-64
В состав регистровых файлов IA-64 входят:
-128 регистров общего назначения GPR (64-разрядных);
-128 регистров с плавающей запятой FR (82-разрядных);
-128 прикладных регистров (64-разрядных) AR;
-64 одноразрядных регистров предикатов PR;
- 8 регистров переходов BR (64-разрядных);
-не менее 4-х регистров идентификатора процесса CPUID;
-счетчик команд IP;
-регистр маркера текущего окна CFM, стека регистров и др.
GPR0–GPR127 применяются не только для целочисленных операций IA-64;
GPR8–GPR31 в режиме IA-32 используются также под целочисленные регистры и регистры селекторов и дескрипторов сегментов IA-32. GPR0–GPR31 - статические регистры , а GPR32–GPR127 – стекируемые. Статические регистры «видны» всем программам. Стекируемые регистры становятся доступными в программной единице через окно стека регистров, включающее локальные и выходные регистры, число которых задается командой alloc.
FR0–FR127 также подразделяются на статические (FR0–FR31, причем всегда FR0 = 0.0, FR1 = 1.0) и вращаемые (FR32–FR127). FR8–FR31 в режиме IA-32 содержат числа с плавающей запятой и мультимедийные регистры. Вращение регистров - частный случай переименования регистров. Вращение регистров в IA-64 управляется программно.
AR0–AR127 – специализированные. Ряд AR-регистров является фактически регистрами IA-32. AR0–AR7- регистры ядра. Запись в них привилегированна, но они доступны на чтение в любом приложении и используются для передачи приложению сообщений от операционной системы. AR16 (RSC) – регистр конфигурации стека регистров, используемый для управления работой стека регистров IA-64. AR40 (FPSR) – регистр состояния для команд с плавающей запятой IA-64.
PR0–PR63- одноразрядные, в них помещаются результаты выполнения команд сравнения. Обычно эти команды устанавливают сразу два соседних регистра PR в состояния «1» – истина, «0» – ложь или наоборот в зависимости от значения условия. Такая избыточность обеспечивает дополнительную гибкость.
BR0–BR7 применяются для указания адреса перехода в соответствующих командах перехода (если адрес перехода не кодируется в команде явно).
В CPUID 0 и CPUID 1 находится информация о производителе, в регистре CPUID 2 – серийный номер процессора, а в регистре CPUID 3 задается тип процессора (семейство, модель, версия архитектуры и т. п.) и число CPUID-регистров. Разряды регистра CPUID4 указывают на поддержку конкретных особенностей IA-64, которые реализованы в данном процессоре.