- •1. Показать развитие и классификацию однопроцессорных архитектур
- •2. Конвейерная технология обработки команд
- •3. Основные черты суперскалярной обработки
- •4. Классификация архитектуры sisd с краткой характеристикой классов
- •5. Основные характерные черты cisc-архитектуры
- •6. Основные характерные черты risc-архитектуры
- •7. Основные характерные черты vliw-архитектуры
- •8. Основные отличительные черты epic-концепции
- •9. Классификация способов организации simd-архитектуры
- •10. Суть матричного и векторно-конвеерного способов организации simd-архитектуры
- •11. Суть ммх-технологии и потокового simd-расширения
- •12. Почему появились многоядерные структуры процессоров и технологии многопоточности
- •13. Виды производительности компьютера
- •14. Определение энергоэффективности процессора
- •15. Функциональные возможности, области применения, основные производители мэйнфреймов.
- •16. Функциональные возможности, пути развития, современные разработки супер-эвм
- •17. Функциональные возможности, назначение, платформы рабочих станций.
- •18. Классификация микро-эвм
- •19. Классификация серверов
- •20. Блэйд-серверы
- •21. Требования, учитываемые при проектировании серверов
- •22. Основные характеристики пк
- •23. Классификация пк по способу использования и назначению
- •24. Классификация ноутбуков
- •25. Функциональные возможности, назначение, современные разработки льтра-мобильных и планшетных пк
- •26. Классификация, состав, платформы, производители карманных пк
- •27. Встраиваемые и промышленные компьютеры
- •28. Обобщенная структура эвм и основные направления ее развития
- •29. Типы данных ia-32
- •30. Типы данных mmx технологии
- •31. Данные sse технологии
- •32. Типы данных ia-64
- •33. Теги и дескрипторы
- •34. Абсолютные способы формирования исполнительного адреса
- •35. Косвенная адресация операндов
- •36. Реализация адресации операндов «базирование способом суммирования»
- •37. Реализация адресации операндов «базирование способом совмещения» составляющих исполнительного адреса (конкатенации)
- •38. Реализация индексной адресации операндов
- •40. Развитие cisc-системы команд x86 (по годам)
- •41. Новые возможности процессора с введением sse2 и sse3
- •42. Расширения aes-ni и avx
- •43. Особенности архитектуры процессоров x86-64
- •Intel 64
- •44. Обобщенный формат команд x86
- •45. Форматы команд risc процессора
- •46. Особенности системы команд ia-64
- •47. Формат команд ia-64 и структура пакета инструкций
- •48. Характеристики системы прерывания
- •49. Программно-управляемый приоритет прерывающих программ
- •50. Логическая организация центрального процессора эвм
- •51. Функции центрального устройства управления процессора эвм
- •52. Классификация методов построения цуу процессора
- •53. Цуу микропрограммного типа
- •54. Назначение, структура, количество основных функциональных регистров ia-32
- •55. Регистры процессора обработки чисел с плавающей точкой
- •56. Регистры mmx технологии
- •57. Переименование регистров
- •58. Регистровые структуры процессоров x86-64 архитектуры
- •59. Регистровые структуры процессоров ia-64
- •60. Характерные черты современных универсальных микропроцессоров
- •61. Микроархитектура Intel Core
- •62. Особенности микроархитектуры Intel Nehalem
- •63. Декодирование команд х86 в процессоре Intel Nehalem
- •64. Назначение, количество, принцип действия исполнительных устройств Intel Nehalem
- •65. Особенности процессорного ядра amd k10
- •66. Декодирование команд х86 в ядре amd k10
- •67. Количество, назначение, принцип действия исполнительных устройств ядра and k10
- •68. Стратегия развития процессоров Intel
- •69. Особенности микроархитектуры Intel Sandy Bridge
- •70. Модульная структура процессора Intel Nehalem
- •71. Особенности процессоров Intel Westmere
- •72. Иерархическая структура памяти компьютера
- •73. Механизм стековой адресации по способу lifo
- •74. Типовая структура кэш-памяти
- •75. Структура кэш-памяти с прямым распределением
- •76. Принцип работы кэш-памяти с полностью ассоциативным распределением
- •77. Принцип работы кэш-памяти с частично ассоциативным распределением
- •78. Методы обновления строк в основной и кэш-памяти
- •79. Методы замещения строк в кэш-памяти
- •80. Организация многоуровневой кэш-памяти
- •81. Общие принципы организации оперативной памяти компьютера
- •82. Распределение оперативной памяти фиксированными разделами
- •83. Распределение оперативной памяти динамическими разделами
- •84. Распределение оперативной памяти перемещаемыми разделами
- •85. Методы повышения пропускной способности оперативной памяти (организация памяти на ddr sdram)
- •86. Методы повышения пропускной способности оперативной памяти (расслоение обращений)
- •87. Концепция виртуальной памяти
- •88. Страничное распределение виртуальной памяти
- •89. Механизм преобразования виртуального адреса в физический при страничной организации виртуальной памяти
- •90. Сегментное распределение виртуальной памяти
- •91. Странично-сегментное распределение виртуальной памяти
- •92. Механизм преобразования виртуального адреса в физический при странично-сегментном распределении памяти с использованием tlb
- •93. Методы ускорения процессов обмена информацией между оп и внешним запоминающими устройствами
- •94. Характеристики интерфейсов
- •95. Классификация интерфейсов
- •96. Программно-управляемая передача данных в компьютере
- •97. Прямой доступ к памяти в компьютере
- •98. Системная организация эвм на базе чипсетов компании Intel
- •99. Классификация mimd-систем по способу взаимодействия процессоров
- •100. Сильносвязанные и слабосвязанные многопроцессорные системы
45. Форматы команд risc процессора
Все команды имеют длину 32 разряда и могут быть 3-х форматов:
- КОП (6); RS (5); Rt (5); I (16),где КОП(6) – поле кода операции, содержащее 6 разрядов; RS(5), Rt(5) — поля адресов регистров (по 5 разрядов); I(16) – 16-разрядный непосредственный операнд.
- КОП (6); RS (5); Rt (5); Rk (5).
- отличается от 2-го формата наличием дополнительного 32-разрядного командного слова, в котором для различных кодов операций могут находиться 32-разрядные непосредственный операнд, смещение или адрес перехода.
Архитектура определяет операции регистр – регистр для всех команд обработки. Источником данных являются встроенные регистры или непосредственные операнды. Трехрегистровый формат команд позволяет отличать регистр результатов от 2-х регистров – источников, позволяя использовать их в других командах. Данные пересылаются между памятью и регистрами только специальными командами загрузки/ сохранения. Адреса памяти формируются с использованием базового регистра и смещения.
46. Особенности системы команд ia-64
IA-64 реализует EPIC-концепцию. Представляет собой передовую архитектуру, использующую длинные слова команд, предикаты команд, устранение ветвлений, предварительную загрузку данных и другие ухищрения для того, чтобы «извлечь больше параллелизма» из кода программ.
Команды IA-64 можно подразделить: команды работы со стеком регистров (например, alloc); целочисленные команды; команды сравнения и работы с предикатами; команды доступа в память; команды перехода; мультимедийные команды; команды пересылок между регистрами; команды выполнения операций над строками и подсчет числа единиц в слове; команды работы с плавающей запятой.
Целочисленные команды IA-64 включают арифметические операции, операции над битами и сдвиги, а также 32-разрядные операции.
Команда умножения целых чисел в регистрах общего назначения отсутствует; для перемножения необходима пересылка целых в регистры с плавающей запятой и применение операции умножения, выполняемой в функциональном исполнительном устройстве вещественного типа.
47. Формат команд ia-64 и структура пакета инструкций
Формат команд IA-64 содержит 41 разряд и имеет фиксированную длину. Поле КОП занимает 14 разрядов, под адрес 64 предикатных регистров (PR) отводится 6 разрядов, три 7-битных поля используются для адресации 128 регистров общего назначения (GR) или регистров с плавающей точкой (FR).
Большинство целочисленных команд трехадресные, а их аргументы находятся в регистрах, однако встречается и литеральное (символьное) представление аргументов.
Команды в формате IA-64 упакованы по три в 128-битный LIW (long instruction word) пакет.
В каждый пакет при трансляции компилятор помещает шаблон, который размещается в 5-битовом поле Т . Шаблон пакета указывает не только на то, какие команды в пакете могут выполняться независимо, но и какие команды из следующего пакета могут выполняться параллельно. Команды в пакетах не обязательно должны быть расположены в том же порядке, что и в машинном коде, и могут принадлежать к различным путям ветвления. Компилятор может также помещать в один пакет зависимые и независимые команды, поскольку возможность параллельного выполнения определяется шаблоном пакета.