
- •Московский авиационный институт (национальный исследовательский университет)
- •Раздел 1. Основные принципы организации и характеристики современных эвм
- •1.1 Поколения эвм, основные черты каждого из них
- •1.2 Общие положения об организации отдельных классов эвм
- •1.3. Основные характеристики, области применения эвм различных классов
- •I. По способу взаимодействия ядра и внешнего устройства.
- •II. По организации ядра.
- •1.4 Системы счисления, используемые в эвм
- •1.4.1 Представление чисел в позиционной системе счисления
- •1.4.2 Перевод чисел из двоичной (восьмеричной, шестнадцатеричной) системы счисления в десятичную систему счисления
- •1.4.3 Перевод чисел из десятичной системы счисления в двоичную (восьмеричную, шестнадцатеричную) систему счисления
- •1.4.4 Перевод чисел из шестнадцатеричной системы счисления в двоичную
- •1.4.5 Перевод чисел из двоичной системы счисления в шестнадцатеричную
- •1.5 Прямой, обратный, дополнительный коды
- •1.6 Переполнение разрядной сетки
- •1.7 Формы представления чисел в эвм
- •1.7.1 Форма представления чисел с фиксированной точкой
- •1.7.2 Форма представления чисел с плавающей точкой
- •Раздел 2. Организация памяти
- •2.1 Адресная память, ассоциативная память, стек
- •2.1.1 Адресная память
- •2.1.2 Стековая память
- •2.1.3 Ассоциативная память
- •2.2 Иерархическая организация многоуровневой памяти эвм
- •2.3 Страничная организация памяти
- •2.4. Буферная память типа "кэш" (бп), способы отображения оперативной памяти на бп
- •2.4.1 Секторный способ организации кэш
- •2.4.2 Группо-ассоциативный способ
- •2.4.3 Ассоциативный способ
- •Раздел 3. Выполнение команд в центральном процессоре (цп)
- •3.1 Основные узлы цп
- •3.2 Структура кода команд цп
- •3.3 Адресность команды
- •Микропрограмма выполнения четырёхадресной команды. Структура операционной части цп
- •1 Этап. Выбор машинной команды.
- •1 Этап. Выбор машинной команды.
- •3.4 Основные стадии выполнения команд
- •3.5 Конвейеризация
- •3.6 Способы адресации
- •Микропрограмма выполнения двухадресной команды формата регистр-регистр (r-r). Структура операционной части цп
- •1 Этап. Выбор машинной команды.
- •5.Базовая адресация
- •6.Индексная адресация
- •7.Базово-индексная адресация
- •Микропрограмма выполнения двухадресной команды. Структура операционной части цп.
- •1 Этап. Выбор машинной команды.
- •8.Косвенно-регистровая адресация
- •1 Этап. Выбор машинной команды.
- •Раздел 4. Арифметико-логическое устройство (алу)
- •4.1 Организация алу
- •4.2 Выполнение операций в алу для чисел с фиксированной точкой
- •4.2.1 Алу для выполнения операций сложения и вычитания над числами с фиксированной точкой
- •Микропрограмма выполнения операции сложения/вычитания
- •4.2.2 Алу для выполнения операции умножения над числами с фиксированной точкой представленных в прямом коде
- •Структурная схема алу для выполнения операции умножения над числами с фиксированной точкой, представленных в прямом коде (по 2 методу)
- •3 Этап.
- •Блок-схема алгоритма микропрограммы
- •4.2.3 Деление чисел с фиксированной точкой
- •1 Этап.
- •2 Этап.
- •3 Этап.
- •Деление с восстановлением остатка
- •Деление без восстановления остатка
- •Структурная схема алу (Деление без восстановления остатка)
- •4.3 Особенности выполнения операций над числами с плавающей точкой
- •4.3.1 Сложение/вычитание чисел с плавающей точкой
- •5.2 Микропрограммная реализация буу
- •5.2.1 Классификация микропрограммных устройств управления
- •По способу организации управляющей части
- •2) Однофазные и многофазные уу
- •3) Статические и динамические уу
- •5.2.2 Выполнение перехода на микропрограммном уровне
- •5.2.3 Обобщённая структурная схема микропрограммного устройства управления
- •5.3 Уу с жёсткой логикой. Аппаратная (схемная) реализация уу.
- •Реализация уу с жёсткой логикой для примера горизонтального аппаратного уу, схема Уилкса
- •5.4 Сравнение микропрограммной и аппаратной реализации уу
- •Раздел 6. Организации прерываний в эвм
- •6.1 Общие принципы организации прерываний в эвм
- •6.2 Классы и иерархия обработки прерываний
- •6.3 Механизм реализации прерываний с помощью «старых» и «новых» ячеек
- •6.4 Стековый механизм организации прерываний
- •6.4.1 Механизм реализации внешних прерываний
- •6.4.2 Классификация внешних прерываний
- •Раздел 7. Организация ввода-вывода в эвм
- •7.1 Проблематика ввода-вывода, взаимодействие ядра эвм с периферийными устройствами Канальный ввод/вывод
- •Канальная команда
- •7.2 Ввод-вывод при использовании процессоров ввода-вывода Функционирование селекторного канала
- •7.3 Режимы работы процессоров ввода-вывода
- •Организация мультиплексного канала
- •7.4 Магистральная организация ввода-вывода
- •Программно-управляемый ввод/вывод (для медленных ву)
- •7.5 Радиальная организация ввода-вывода
- •Раздел 8. Микропроцессоры
- •8.1 Классификация микропроцессоров, секционированные микропроцессоры, однокристальные микропроцессоры Классификация микропроцессоров
- •Микропроцессоры серии intel
- •Микропроцессор 8088
- •8.2 Взаимосвязь характеристик микропроцессоров и интерфейсов периферийных устройств
- •8.3 Периферийные устройства пэвм, дисплеи: текстовый и графический режимы
- •Раздел 9. Организация функционирования вычислительных систем (вс)
- •9.1 Классификация вс, системы окод, окмд, мкод, мкмд, параллельные системы
- •9.2 Понятие о многомашинных и многопроцессорных вычислительных системах мкмд
- •9.2.1 Многомашинные комплексы
- •9.2.2 Мультипроцессорные вычислительные системы
- •9.3 Отказоустойчивые и вычислительные кластеры
- •9.4 Векторные вс
- •9.4.1 Окмд
- •9.4.2 Мкод. Конвейерные векторные вс
- •9.4.3 Выполнение операций сложения и вычитания с плавающей точкой над векторами
- •Приложение 1 Логические функции
- •Приложение 2 Основные узлы эвм Триггеры
- •Регистры
- •Приём и передача информации из регистра в регистр.
- •Запись информации с одного регистра на другой.
- •Сдвиг информации в регистре.
- •Дешифратор
- •Сумматор
- •Счётчики
- •Оглавление
- •Раздел 1. Основные принципы организации и характеристики современных эвм 2
- •Раздел 2. Организация памяти 16
- •Раздел 3. Выполнение команд в центральном процессоре (цп) 22
- •Раздел 4. Арифметико-логическое устройство (алу) 36
- •Раздел 5. Устройство управления эвм 49
Микропроцессор 8088
Внешняя шина данных 8 разрядов для совместимости с ранее разработанными ВУ. Для реализации плавающей точки в м/п 8086 и в 8088 для повышения производительности на материнской плате мог отдельно устанавливаться мп, аппаратно реализующий операции с плавающей точкой.
Тип операции |
8087 Мкс
|
8086 и 8088 эмуляция мкс
|
+ |
17-18 |
1600
|
* |
27 |
2100 |
√ |
36 |
19000 |
Exp x |
130 |
17100 |
INTEL 80286
1.В отличие от 8086/8088 шина адреса и шина данных не мультиплексированы во времени ( своя ША и ШД)
2. Разработчики предусмотрели реальный и защищенный режим. В защищённом режиме имеется возможность использования мультипрограммирования.
3. Конвейерная обработка команд
Для м/п INTEL 80286 число ступеней конвейера равно 4.
INTEL 80386 DX
Первый 32-х разрядный м/п. Уже в PC впервые поддерживается Windows. Работает как в реальном , так и в защищенном режиме. Поддерживается виртуальный режим м/п 8086 (если параллельно запущенно несколько задач, то каждая задача обрабат. на м/п 8086
INTEL 80386 SX
Уменьшены внешние шины данных с 32 до 16 разрядов, было вызвано совместимостью с ВУ, которые работали с м/п 80286
INTEL 80486 DX
Впервые сопроцессор с плавающей точкой был встроен в кристалл м/п. В предыдущих моделях сопроцессор с плавающей точкой реализован на отдельном кристалле. Сопроцессор стал работать на тактовой частоте основного процессора и произошло увеличение производительности в 2 раза.
Внутрь самого кристалла был встроен КЭШ 1-го уровня, его емкость 8 Кбайт. КЭШ 2-го уровня располагалась отдельно на материнской плате и его объем 256Кбайт и 512Кбайт. Впервые КЭШ на материнской плате стал использоваться совместно с 80386 микропроцессором.
Был усовершенствован механизм обработки команд, используется 5-ти ступенчатый конвейер, в среднем обеспечивается обработка 1-й команды за 1 такт.
DX2 – удвоение тактовой частоты
DX4 – утроение тактовой частоты
PENTIUM
Впервые появился отдельно КЭШ команд и КЭШ данных, каждый по 8Кбайт.
Впервые появляется суперскалярная обработка команд. В структуре имеется 2 АЛУ, которые параллельно обрабатывают независимые команды.
Впервые аппаратно реализован блок предсказания переходов.
Операции с плавающей точкой обрабатываются в конвейерном режиме.
PENTIUM PRO
1. В кристалле встроен КЭШ 1-го уровня на 16 Кбайт и КЭШ 2-го уровня либо на 256Кбайт либо на 512Кбайт. КЭШ 2-го уровня работает на тактовой частоте самого м/п, т.к встроен в кристалл.
2. В следующей модели фирма Intel отказалась от встроенного КЭШ 2-го уровня в кристалле, т.к. увеличился процент брака.
3. В Pentium Pro используют 14-ступенчатый конвейер.
4. В Pentium Pro (c него начинается серия Р6) используется конвейер с изменяемой последовательностью команд. Зависимая команда, поступающая на вход конвейера , не сдерживает выполнение следующей за ней независимой команды в окне просмотра. В предыдущих моделях зависимая команда блокировала выполнение всех следующих за ней команд.
PENTIUM MMX
Структура соответствует Pentium, однако увеличен КЭШ 1-го уровня до 32Кбайт (16 КЭШ команд +16 КЭШ данных)
Добавлено 57 новых команд для обработки видео изображения.
PENTIUM 2
Это есть Pentium Pro + Pentium MMX. Однако КЭШ 2-го уровня вынесен из кристалла и помещен на подложку в одном корпусе с основным кристаллом, работал на 0.5 тактовой частоте.
CELERON
Из подложки удален КЭШ 2-го уровня. Резко падает производительность системы. Начиная с модели 300А и выше, встраивается КЭШ внутрь кристалла на 128 Кбайт, который работает на частоте ЦП.
PENTIUM III
Структура Pentium 2 , добавлены команды для обработки видео изображения. В последующих моделях Pentium III КЭШ встраивается в кристалл на 256 Кбайт.
PENTIUM 4
Все Pentium 4 : КЭШ в кристалле.
КЭШ 1-го уровня включает в младших моделях 8Кбайт данных, 12 Кбайт КЭШ, которая хранит микрокоманды. КЭШ 2-го уровня встроен в кристалл
Число ступеней конвейера 20.(гиперконвейерная обработка) В КЭШ 1-го уровня поступают декодированные команды( хранится в КЭШ 1-го уровня микропрограмма), и за 1 такт декодирует одновременно 3 команды. В КЭШ хранится несколько цепочек микрокоманд. Если направление перехода выбрано не верно, происходит обращение в КЭШ 1-го уровня и выбирается другая цепочка микрокоманд.
Память расширена до 16 Кбайт( в последних моделях)
Существует 2 параллельно работающих АЛУ. С 2002г. Pentium 4 оснащается специально BIOS, который поддерживает гипертрейдинг: т.к. число блоков конвейера велико, то одновременно часть блоков может простаивать. Потому эти свободные блоки загружаются другой задачей.
PRESCOTT
31 ступень конвейера (гиперконвейрная обработка). КЭШ в кристалле увеличена до 1 Мб. КЭШ 3-го уровня 2Мб помещен на материнскую плату. Появляется новая обработка – гипертрейдинг. Чтобы заполнить 20-30 ступеней в КЭШ 1-го уровня находятся трассы микропрограмм. Гипертрейдинг – это псевдомультипрограммный режим, т.е на свободные блоки конвейера запускают вторую задачу, т.е одновременно обрабатываются 2 задачи.
PENTIUM D
На одной подложке (кристалле) помещены 2 ядра Prescott (каждый со своим КЭШ), отключив гипертрейдинг.
PENTIUM M
КЭШ 1-го уровня увеличена до 64 Кб. (архитектура P6 (продолжение Pentium III) 32Кб команд, 32Кб данных. КЭШ 2-го уровня 1-2Мб встроен в кристалл. Количество обрабатываемых блоков 9 штук.
CORE 2
КЭШ 1-го уровня увеличен до 2-4 Мб. КЭШ команд 32 Мб, КЭШ данных 32 Кб. Добавляется четвертый простой декодер. Число обрабатываемых блоков 11 штук : АЛУ с фиксированной точкой 3 штуки по 64 разряда, 2 шт. АЛУ с плавающей точкой 128р. Команды видеорежима 3 блока 128р. 3 блока обращения к памяти. Intel впервые в Core и Core 2 для двуядерных процессоров использовал общую КЭШ 2-го уровня. В Core 2 имеется связь между отдельными ядрами.
PENTIUM CORE i7
Взяли ядро из Core 2. Только 4-х ядерные. КЭШ 1-го уровня по 64 Кб. КЭШ команд 32 Мб, КЭШ данных 32 Кб. КЭШ 2-го уровня по 256 Кб. Появилась КЭШ 3-го уровня 8 Мб. 30 ступеней конвейера. Гипертрейдинг ( для Pentium 4 Prescott, а дальше стал использоваться в Core i7). Турбо режим. 8 потоков данных, 4 процессорных модуля, каждый обрабатывает по 2-а потока данных.
PENTIUM CORE i3, i5
Упрощенная версия Core i7. 4 потока данных 2 процессорных модуля + гипертрейдинг или 4 процессорных модуля без гипертрейдинга. Есть турбо режим для Core i5. КЭШ 3-го уровня 6 Мб. Появились еще Nehalem – это есть Core i7 + Core i5 + Core i3 и Sandy Bridge (январь 20011г.).
AMD BULLDOZER
8-ми ядерный. L2 – общая на 2Мб; общий декодер; общий блок вычисления с плавающей точкой; 2 обрабатывающих ядра. Гипертрейдинг. Турбо режим. Новый контроллер оперативной памяти DDR3.