Глава 7. Умножители, драйверы, синхронизаторы.

7.1. Умножители.

Вслед за успехами технологии изготовления ИС происходит переход от выполнения арифметических операций в ЭВМ с использованием последовательных комбинационных устройств (например сумматоров) к специализированным ИС, выполняющих операции аппаратными способами, что значительно увеличивает быстродействие ЭВМ.

Логика построения таких блоков чаще всего связана с традиционными алгоритмами выполнения операций.

Построение например блоков умножения (умножителей) двоичных кодов на основе суммирования частичных произведений, получаемых с применением конъюнкторов.

Рис 7.1.

Здесь частичные произведения А₀*B₀, В₀*А₁ и т.д. формируются конъюнкторами 1 – 4 (причем одновременно), а код результата сумматорами 5 и 6 (последовательно). Полученная схема умножения носит название матричного множительного блока (ММБ).

Используя такой подход логично синтезировать умножитель произвольной разрядности.

Пример: Пусть имеем 2 числа разрядности m*n.

А_m=a_m-1a_2юююф0 и B_n=b_n-1b_n-2…b₀

Перемножим два 4-х – разрядных числа А и В. Рис 7.2.

Из рассмотренного процесса перемножения в столбце М₂ чисел А и В логично сделать вывод: каждый из выделенных блоков должен: получить частичное произведение b₁a₁ (в блоке 1) и дополнительно прибавить, кроме переноса Р, полученного от сложения b₀a₁ в самом блоке, частичные произведения b₀a₂ и b₂a₀, полученных в соседних блоках 2 и 3, т.е. каждый блок должен реализовывать показанное на рис 7.2. соотношение М=А*В + С*D.

Следовательно в рассмотренную схему умножения двух 2-х – разрядных чисел (рис 7.1.) надо добавить еще два сумматора для прибавления к А*В слагаемых С*D.

С учетом сказанного на рис 7.3 приведена схема 4-х – разрядного умножителя.

Работа схемы очевидна и соответствует алгоритму умножения 4-х –разрядных чисел А и В.

4-х – разрядные сумматоры SM1, SM2 и SM3, используемые в схеме умножения на рис 7.3., построены на основе одноразрядных сумматоров, соединенных по схеме приведенной на рис 7.4.

Вывод: для построения множительно – суммирующего блока для n – разрядных чисел требуется: n­­² – конъюнкторов и n² одноразрядных сумматоров.

Максимальная длительность умножения t_умн есть сумма задержек сигналов в конъюнкторах для определения произведения b_j*a_i и задержки в цепочке передачи сигналов в матрице одноразрядных сумматоров т.е.

t_умн = t_k + (m+n-1)t_sm.

где t_k – задержка конъюнктора,

t_sm – задержка одноразрядного сумматора SM.

УГО умножителя показано на рис 7.4. б

Где Е – сигнал стробирования

MPL – Multiplir – матричный умножитель. Примеры выпускаемых умножителей:

Серия 1802: 8х8(17нс), 12х12 разр. Минск 32х32 (250нс) Hitachi 16х16 (5нс).

7.2. Последовательные умножители.

В последовательных умножителях вычисляются n+m – разрядное произведение:

P=A_n+B_m

Где A_n = a_n-1…a₁a₀ – множимое разрядности n.

B_m = b_m-1…b₁b₀ – множитель разрядности m.

Множимое А_n записывается в параллельном коде во внутренний регистр памяти умножителя, а разряды множителя B_m подаются на умножитель последовательно начиная с младшего разряда по мере умножения.

Из традиционного алгоритма умножения чисел известно, что умножитель должен иметь накапливающий сумматор, состоящий из n – разрядного комбинационного двоичного сумматора и сдвигающего регистра, который используется и в качестве аккумулятора старших разрядов суммы частичных произведений.

Схема накапливающего сумматора приведена на рис 7.5.а, работа которого очевидна.

В множителе применяются два типа триггеров (рис 7.5. б и в):

D-L – триггер и D-L/R – триггер с приоритетным входом сброса R. Их работа ясна из схемы.

Схема умножителя и его УГО приведены на рис 7.6. а и б соответственно.

8 – разрядный регистр RG1 памяти умножителя для числа A₈ построен на D-L – триггерах (асинхронные, потенциальные), а 9 – разрядный сдвигающий регистр RG2 на D-L/R триггерах. Выход сумматора SM 9 – разрядный с учетом переноса.

Загрузка множимого A₈ в RG1 производится параллельно по сигналу ¬R=0, который одновременно сбрасывает RG2 в «0». Умножение числа А₈ на один разряд b^k множителя В₈ (его разряды поступают последовательно друг за другом) (к- номер разряда и такта) производится набором из 8 логических элементов И:

a_iхb^k = a_i*b^k

Пока поступают разряды b^k множителя, сдвигающий регистр RG2 работает в режиме синхронной (параллельной) загрузки (L=0). Эффект сдвига это время при передачи суммы из RG2 в сумматор SM обеспечивается подачей разрядов RG2 с весом на 1 больше на разряды сумматора, то есть разряды RG2 Q_КН с весом 2^К+1 подаются на входы сумматора SM – подаются b^k с весом 2^к.

Умножение выполняется за m+n тактов с выдачей произведения Р в последовательном коде с выхода Q₀ сдвигающего регистра RG2. Первые m – разрядов произведения выдаются при загрузке RG2 за счет эффекта сдвига при вышеупомянутой передаче из RG2 в SM, а остальные n – разрядов после подачи сигнала L=1, который переключает RG2 в режим сдвига под действием тактового сигнала ¬С.

Множитель В_m может иметь произвольную разрядность. УГО умножителя показано на рис 7.6. б. Пример серийно выпускаемого умножителя К555И9 (8 х 1 бит).

7.3. Драйверы. Шинные приемопередатчики.

Усилитель тока с большой нагрузочной способностью принято называть буферами или драйверами.

Многоразрядные драйверы с Z – состояниями выходов используются для подключения устройств к системной (внутренней) шине микро процессорных систем с помощью монтажное ИЛИ, к общим шинам других устройств. Также драйверы часто называются формирователями или шинными драйверами (Bus Driver).

Схема данного многоразрядного драйвера и УГО приведены на рис 7.7. Если каждый разряд многоразрядного драйвера управляется отдельным сигналом то его принято называть линейным драйвером.

УГО – линейного драйвера приведено на рис 7.7. Он содержит 4 линейных формирователя. Шинные формирователи могут быть с открытым коллектором.

Шинные приемопередатчики.

Рассмотренные драйверы передают сигналы в одном направлении. Однако часто возникает необходимость передавать данные по одной шине в двух направлениях (противоположных), например, от процессора к памяти или внешнему устройству и наоборот.

Для этого применяются двунаправленные драйверы, которые называются приемопередатчиками (transceiver) схема и УГО которых приведены на рис 7.8 а и б.

В остальных случаях выходы приемопередатчика находятся в Z – состоянии.