Споживана мікросхемою пам’яті потужність зазвичай вказується, виходячи із розрахунку на 1 біт.
Мікросхеми пам’яті випускають або в складі широковідомих серій мікросхем загального вжитку, наприклад, в серіях К155, К500, К564, К176 та ін., або окремими серіями.
Мікросхеми статичних ОЗП мають, як правило, матричну структуру з двохкоординатною системою адресації (вибірки). Матрична структура накопичувача і двохкоординатна система вибірки забезпечує можливість доступу до кожного ЕП. Швидкодіючі мікроелектронні ОЗП формується на основі біполярних транзисторних елементів ЕСЛ, ТТЛ (ТТЛШ), І2Л. Мікроелектронні ОЗП середньої і низької швидкодії будуються на p-МДН, n-МДН і КМДН- транзисторних елементах.
Приклад ЕП на багатоемітерних транзисторах наведений на рис. 51. По адресним шинам Xi i Yj, з якими з’єднані емітери 2-5, надходять сигнали, що визначають режим ЕП: запис в тригер, зчитування з його виходів або зберігання інформації. Режим збереження забезпечується при надходженні сигналів нульового рівня на дві адресні шини або на одну з них.
Рис. 71. Запам’ятовуючий пристрій на багатоемітернихї транзисторах
Розрядні шини з’єднані з емітерами 1 і 6. Інформаційні сигнали надходять через підсилювачі запису і діють на стан транзисторів VT1 і VT2 тільки при умові, що обидва адресні сигнали дорівнюють 1, Припустимо, записується І: W1=1, W2=0. Оскільки підсилювачі запису мають інверсний вихід, то на одиничній розрядній шині буде “0”, а на нульовій шині – “1”. Цими сигналами транзистор VT1 закривається, а VT2 відкривається. При запису 0 стан транзисторів змінюється на протилежний.
В режимі зчитування сигналами W1=W2=0 на розрядних шинах встановлюється рівень “1”, щоб вихіди підсилювачів запису не шунтували входів підсилювачів зчитування. При вибірці ЗП на входи 2-5 закриваються, і струм через транзистор, що протікав в адресні шини, перемикнеться в розрядну шину через емітерний перехід 6. Відмітимо, що перехід 6 залишиться відкритим при 1 на розрядній шині завдяки підвищенню напруги на колекторі транзистора VT2 над напругою одиничного рівня розрядної шини.
В результаті спрацьовує підсилювач зчитування і формує сигнал одиничного рівня, на виході другого підсилювача в цей час буде сигнал нульового рівня.
Мікросхеми пам’яті на МДП-транзисторах для ОЗП статичного типу будуються в основному за тими ж принципами матричної організації накопичувача з двохкоординатною вибіркою. Приклад принципової схеми ЗП на КМДН-транзисторах поданий на рис. 52. Основу ЗП складає тригер на транзисторах VT1 – VT4. Транзистор VT5 виконує функцію ключа, керуючого сигналом на адресній шині рядка Xi . Він з’єднує тригер з j розрядною шиною, яка поєднує функції інформаційної й адресної шини стовпця. Вибірка рядка проводиться сигналом “1” на адресній шині Xi , що відкривається транзистором VT5. В результаті сигнал з розрядної шини надходить в тригер на вхід пари транзисторів VT2 , VT4. Припустимо записується “1”, тоді транзистор VT2 відкриється, а транзистор VT4 закриється. З виходу транзистора VT2 напруга низького рівня (нижче порогового) переводить транзистор VT1 в закритий, а транзистор VT3 – у відкритий стан.
Рис. 72. ЗП на КМДН-транзисторах