ADSP-BF531/ADSP-BF532/ADSP-BF533
SDRAM Interface Timing
Table 19. SDRAM Interface Timing1
|
|
VDDEXT = 1.8 V |
VDDEXT = 2.5 V/3.3 V |
|
||
Parameter |
Min |
Max |
Min |
Max |
Unit |
|
Timing Requirements |
|
|
|
|
|
|
tSSDAT |
DATA Setup Before CLKOUT |
2.1 |
|
1.5 |
|
ns |
tHSDAT |
DATA Hold After CLKOUT |
0.8 |
|
0.8 |
|
ns |
Switching Characteristics |
|
|
|
|
|
|
tSCLK |
CLKOUT Period2 |
10.0 |
|
7.5 |
|
ns |
tSCLKH |
CLKOUT Width High |
2.5 |
|
2.5 |
|
ns |
tSCLKL |
CLKOUT Width Low |
2.5 |
|
2.5 |
|
ns |
tDCAD |
Command, ADDR, Data Delay After CLKOUT3 |
|
6.0 |
|
4.0 |
ns |
tHCAD |
Command, ADDR, Data Hold After CLKOUT1 |
1.0 |
|
1.0 |
|
ns |
tDSDAT |
Data Disable After CLKOUT |
|
6.0 |
|
4.0 |
ns |
tENSDAT |
Data Enable After CLKOUT |
1.0 |
|
1.0 |
|
ns |
1 SDRAM timing for TJUNCTION = 125°C is limited to 100 MHz.
2 Refer to Table 15 on Page 24 for maximum fSCLK at various VDDINT.
3 Command pins include: SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
tSCLK |
tSCLKH |
|
CLKOUT |
|
|
tSSDAT |
tSCLKL |
|
tHSDAT |
||
|
||
DATA(IN) |
|
|
tDCAD |
tDSDAT |
|
tENSDAT |
tHCAD |
|
DATA(OUT) |
|
|
tDCAD |
|
|
CMND ADDR |
|
|
(OUT) |
|
|
tHCAD |
|
NOTE: COMMAND = SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
Figure 14. SDRAM Interface Timing
Rev. E | Page 28 of 60 | July 2007
ADSP-BF531/ADSP-BF532/ADSP-BF533
External Port Bus Request and Grant Cycle Timing
Table 20 and Figure 15 describe external port bus request and bus grant operations.
Table 20. External Port Bus Request and Grant Cycle Timing
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VDDEXT = 1.8 V |
|
|
VDDEXT = 1.8 V |
VDDEXT = 2.5 V/3.3 V |
|
||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
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|
LQFP/PBGA Packages |
MBGA Package |
|
All Packages |
|
||||||||||||||||||||||
Parameter |
|
|
Min |
|
|
|
|
Max |
|
|
Min Max |
Min |
|
|
|
|
Max |
Unit |
||||||||||||||||||||||||||||||||||
Timing Requirements |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||
tBS |
|
Asserted to CLKOUT High Setup |
|
|
4.6 |
|
|
|
|
|
|
|
|
|
|
4.6 |
|
|
|
|
|
4.6 |
|
|
|
|
|
ns |
||||||||||||||||||||||||
BR |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||||||||||
tBH |
CLKOUT High to |
|
|
|
|
Deasserted Hold Time |
|
|
1.0 |
|
|
|
|
|
|
|
|
|
|
1.0 |
|
|
|
|
|
0.0 |
|
|
|
|
|
ns |
||||||||||||||||||||
BR |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||||||||||
Switching Characteristics |
|
|
|
|
|
|
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|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
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|
|
|
|
|||||||||||||||||||||||
tSD |
CLKOUT Low to |
|
|
|
|
|
|
Address, and |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
4.5 |
|
|
|
4.5 |
|
|
|
|
4.5 |
ns |
|||||||||||||||||||
AMSx, |
ARE/AWE Disable |
|
|
|
|
|
||||||||||||||||||||||||||||||||||||||||||||||
tSE |
CLKOUT Low to |
|
|
|
|
|
|
Address, and |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
4.5 |
|
|
|
4.5 |
|
|
|
|
4.5 |
ns |
|||||||||||||||||||
AMSx, |
ARE/AWE Enable |
|
|
|
|
|
||||||||||||||||||||||||||||||||||||||||||||||
tDBG |
CLKOUT High to |
|
|
|
High Setup |
|
|
|
|
|
6.0 |
|
|
|
4.6 |
|
|
|
|
3.6 |
ns |
|||||||||||||||||||||||||||||||
BG |
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||||||||||||||||||
tEBG |
CLKOUT High to |
|
|
|
Deasserted Hold Time |
|
|
|
|
|
6.0 |
|
|
|
4.6 |
|
|
|
|
3.6 |
ns |
|||||||||||||||||||||||||||||||
BG |
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||||||||||||||||||
tDBH |
CLKOUT High to |
|
|
|
High Setup |
|
|
|
|
|
6.0 |
|
|
|
4.6 |
|
|
|
|
3.6 |
ns |
|||||||||||||||||||||||||||||||
BGH |
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||||||||||||||||||
tEBH |
CLKOUT High to |
|
|
|
Deasserted Hold Time |
|
|
|
|
|
6.0 |
|
|
|
4.6 |
|
|
|
|
3.6 |
ns |
|||||||||||||||||||||||||||||||
BGH |
|
|
|
|
|
|
|
|||||||||||||||||||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||
|
|
CLKOUT |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
tBS |
|
|
|
|
|
|
|
tBH |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||
|
|
BR |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
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|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
tSD |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
tSE |
|
||
|
|
AMSx |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||
|
|
ADDR19-1 |
|
|
|
|
|
|
|
|
tSD |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
tSE |
|
||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||
|
|
ABE1-0 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||
|
|
AWE |
|
|
|
|
|
|
|
|
tSD |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
tSE |
|
||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||||||||||||||||||||||
|
|
ARE |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
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|
|
|
|
|
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|
|
|
|
|
|
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|
|
tDBG |
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
BG |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
tEBG |
|
|
|
|
|
|
||||||||||||||||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
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||||||||||||||||||||||||||||
|
|
|
|
|
|
|
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|
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|
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||||||||||||||||||||||||
|
|
|
|
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||||||||||||||||||||||
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|
BGH |
|
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|
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|
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|
tDBH |
|
|
|
tEBH |
|
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|||||||||||||||||||||||||
|
|
|
|
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||||||||||||||||||||||||||||
|
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||||||||||||||||||||||||||||
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||||||||||||||||||||||||
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||||||||||||||||||||||
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|
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|
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Figure 15. External Port Bus Request and Grant Cycle Timing
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ADSP-BF531/ADSP-BF532/ADSP-BF533
Parallel Peripheral Interface Timing
Table 21 and Figure 16 through Figure 21 on Page 33 describe parallel peripheral interface operations.
Table 21. Parallel Peripheral Interface Timing
|
|
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|
VDDEXT = 1.8 V |
VDDEXT = 1.8 V |
VDDEXT = 2.5 V/3.3 V |
|
||
|
|
|
LQFP/PBGA Packages |
MBGA Package |
All Packages |
|
|||
Parameter |
|
Min |
Max |
Min |
Max |
Min |
Max |
Unit |
|
Timing Requirements |
|
|
|
|
|
|
|
|
|
tPCLKW |
PPI_CLK Width |
|
8.0 |
|
8.0 |
|
6.0 |
|
ns |
tPCLK |
PPI_CLK Period1 |
|
20.0 |
|
20.0 |
|
15.0 |
|
ns |
tSFSPE |
External Frame Sync Setup Before PPI_CLK Edge |
|
6.0 |
|
6.0 |
|
4.02 |
|
ns |
|
(Nonsampling Edge for Rx, Sampling Edge for Tx) |
|
|
|
|
|
6.03 |
|
ns |
tHFSPE |
External Frame Sync Hold After PPI_CLK |
|
1.02 |
|
1.02 |
|
1.02 |
|
ns |
|
|
|
2.03 |
|
2.03 |
|
2.03 |
|
|
tSDRPE |
Receive Data Setup Before PPI_CLK |
|
3.5 |
|
3.5 |
|
3.5 |
|
ns |
tHDRPE |
Receive Data Hold After PPI_CLK |
|
1.5 |
|
1.5 |
|
1.5 |
|
ns |
Switching Characteristics—GP Output and Frame Capture Modes |
|
|
|
|
|
|
|
||
tDFSPE |
Internal Frame Sync Delay After PPI_CLK |
|
|
11.0 |
|
8.0 |
|
8.0 |
ns |
tHOFSPE |
Internal Frame Sync Hold After PPI_CLK |
|
1.7 |
|
1.7 |
|
1.7 |
|
ns |
tDDTPE |
Transmit Data Delay After PPI_CLK |
|
|
11.0 |
|
9.0 |
|
9.0 |
ns |
tHDTPE |
Transmit Data Hold After PPI_CLK |
|
1.8 |
|
1.8 |
|
1.8 |
|
ns |
1 PPI_CLK frequency cannot exceed fSCLK/2 |
|
|
|
|
|
|
|
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|
2 Applies when PPI_CONTROL Bit 8 is cleared. See Figure 17 on Page 31 and Figure 20 on Page 32. |
|
|
|
|
|
||||
3 Applies when PPI_CONTROL Bit 8 is set. See Figure 18 on Page 31 and Figure 21 on Page 33. |
|
|
|
|
|
||||
|
FRAME |
DATA0 |
|
|
|
|
|
|
|
|
SYNC IS |
|
|
|
|
|
|
||
|
DRIVEN |
IS |
|
|
|
|
|
|
|
|
OUT |
SAMPLED |
|
|
|
|
|
|
|
POLC = 0 |
|
|
|
|
|
|
|
|
|
PPI_CLK |
|
|
|
|
|
|
|
|
|
PPI_CLK
POLC = 1
tDFSPE
tHOFSPE
POLS = 1
PPI_FS1
POLS = 0
POLS = 1
PPI_FS2
POLS = 0
tSDRPE tHDRPE
PPI_DATA
Figure 16. PPI GP Rx Mode with Internal Frame Sync Timing
Rev. E | Page 30 of 60 | July 2007
ADSP-BF531/ADSP-BF532/ADSP-BF533
FRAME
SYNC IS
SAMPLED
DATA0 IS FOR DATA1 IS
SAMPLED DATA0 SAMPLED
PPI_CLK
POLC = 0
PPI_CLK
POLC = 1
tHFSPE
tSFSPE
POLS = 1
PPI_FS1
POLS = 0
POLS = 1
PPI_FS2
POLS = 0
tSDRPE tHDRPE
PPI_DATA
Figure 17. PPI GP Rx Mode with External Frame Sync Timing
DATA |
DATA |
SAMPLING/ |
SAMPLING/ |
FRAME |
FRAME |
SYNC |
SYNC |
SAMPLING |
SAMPLING |
EDGE |
EDGE |
PPI_CLK
POLC = 0
PPI_CLK
POLC = 1
tSFSPE tHFSPE
POLS = 1
PPI_FS1
POLS = 0
POLS = 1
PPI_FS2
POLS = 0
tSDRPE tHDRPE
PPI_DATA
Figure 18. PPI GP Rx Mode with External Frame Sync Timing (Bit 8 of PPI_CONTROL Set)
Rev. E | Page 31 of 60 | July 2007
ADSP-BF531/ADSP-BF532/ADSP-BF533
FRAME |
|
SYNC IS |
DATA0 IS |
DRIVEN |
|
OUT |
DRIVEN |
|
OUT |
PPI_CLK
POLC = 0
PPI_CLK
POLC = 1
tDFSPE
tHOFSPE
POLS = 1
PPI_FS1
POLS = 0
POLS = 1
PPI_FS2
POLS = 0
tDDTPE
tHDTPE
PPI_DATA |
DATA0 |
Figure 19. PPI GP Tx Mode with Internal Frame Sync Timing
FRAME |
DATA0 IS |
SYNC IS |
DRIVEN |
SAMPLED |
OUT |
PPI_CLK
POLC = 0
PPI_CLK
POLC = 1
tHFSPE
tSFSPE
POLS = 1
PPI_FS1
POLS = 0
POLS = 1
PPI_FS2
POLS = 0
tHDTPE
PPI_DATA |
DATA0 |
|
tDDTPE
Figure 20. PPI GP Tx Mode with External Frame Sync Timing
Rev. E | Page 32 of 60 | July 2007
ADSP-BF531/ADSP-BF532/ADSP-BF533
DATA |
DATA |
DRIVING/ |
DRIVING/ |
FRAME |
FRAME |
SYNC |
SYNC |
SAMPLING |
SAMPLING |
EDGE |
EDGE |
PPI_CLK
POLC = 0
PPI_CLK
POLC = 1
tHFSPE
tSFSPE
POLS = 1
PPI_FS1
POLS = 0
POLS = 1
PPI_FS2
POLS = 0
tDDTPE
tHDTPE
PPI_DATA
Figure 21. PPI GP Tx Mode with External Frame Sync Timing (Bit 8 of PPI_CONTROL Set)
Rev. E | Page 33 of 60 | July 2007