- •Московский институт электронной техники Аппаратно-программный комплекс для изучения и исследования микропроцессоров и программируемой логики
- •Введение
- •Оборудование учебного рабочего места
- •Описание плат учебного стенда
- •Плата процессоров
- •Платы внешних устройств и индикации.
- •Процесс разработки
- •Конструкторские файлы, вспомогательные файлы и проекты.
- •Конструкторские файлы
- •Вспомогательные файлы
- •Меню Help (Помощь)
- •Начало проектирования
- •Назначение ресурсов, устройств и имен.
- •Настройка устройства проекта.
- •Расположение узлов.
- •Анализ времен.
- •Язык описания Альтеры ahdl.
- •Язык vhdl
- •Язык Verilog hdl
- •Примитивы, мегафункции и макрофункции.
- •Примитивы.
- •Мегафункции.
- •Макрофункции старого стиля.
- •Иерархия проекта.
- •Обработка проекта
- •Входные файлы компилятора.
- •Процесс компиляции.
- •Запуск компиляции.
- •Модули компилятора и выходные файлы.
- •Средства управления базами данных Database Builder.
- •Синтезатор Логики - Logic Synthesier
- •Разделитель – Partitioner.
- •Разводчик - Fitter.
- •Функциональный экстрактор snf
- •Экстрактор времен snf
- •Экстрактор связей snf.
- •Обработчик списков соединений edif (Edif Netlist Writer)
- •Обработчик списков соединений Verilog (Verilog Netlist Writer)
- •Обработчик списков соединений vhdl (vhdl Netlist Writer)
- •Ассемблер (Assembler).
- •Утилита Design Doctor.
- •Обнаружение ошибок и нахождение места их возникновения.
- •Анализ проекта.
- •Функциональное моделирование (симуляция).
- •Временная симуляция.
- •Связанная многопроектная симуляция.
- •Особенности симулятора.
- •Программирование устройства.
- •Шаг 2. Создание графического файла схемы (Graphic Design File).
- •Шаг 3. Компиляция проекта.
- •Шаг 4. Подготовка файла симуляции проекта.
- •Шаг 5. Симуляция.
- •Шаг 6. Анализ результатов работы Симулятора.
- •Шаг 7. Программирование устройства Altera.
- •Шаг 2. Проверка работоспособности собранной схемы триггера с помощью Редактора Временных Диаграмм.
- •Шаг 3. Сохранение элемента как примитив (символ).
- •Шаг 4. Сборка схемы трехразрядного счетчика.
- •Шаг 5. Проверка работы схемы с помощью Редактора Временных Диаграмм.
- •Интегрированная среда разработки и отладки.
- •Работа в интегрированной среде.
- •Команды меню.
- •Команды меню Файл
- •Команды меню Редактирование
- •Команды меню Показать
- •Команды меню Компиляция
- •Команды меню Отладка
- •Команды меню Окно
- •Команды меню Справка
- •Настройка параметров среды
- •Общие настройки
- •Настройка редактора
- •Настройка коммуникаций.
- •Компиляция
- •Окно ошибок.
- •Запуск программы на выполнение.
- •Сброс процессора.
- •Отладка
- •Ресурсы процессора.
- •Окно регистров
- •Окно памяти.
Обработчик списков соединений edif (Edif Netlist Writer)
Компилятор MAX+PLUSII совместим с большинством промышленных CAE-инструментов, которые могут обрабатывать файлы списков соединений в формате EDIF 200 или 300. При желании пользователя Обработчик Списков Соединений Edif Netlist Writer генерирует один или несколько выходных файлов EDIF – EDIF Output Files (.edo), содержащих информацию о проекте после синтеза и (по желанию) временную информацию. Временная информация может быть также записана в несколько файлов Standart Delay Format (SDF) Output Files (.sdo). Эти файлы могут быть использованы с симулятором промышленного стандарта. Выходные файлы EDIF и SDF создаются только в том случае, если проект не содержит ошибок.
Обработчик списков соединений Verilog (Verilog Netlist Writer)
При желании, Verilog Netlist Writer генерирует один или несколько файлов Verilog Output Files(.vo), которые содержат информацию о проекте после синтеза и (по желанию) временную информацию. Временная информация может быть сохранена в различных файлах SDF Output Files. Эти файлы могут использоваться в симуляторах Verilog HDL промышленного стандарта. Выходные файлы Verilog HDL и SDF создаются только в том случае, если проект не содержит ошибок.
Обработчик списков соединений vhdl (vhdl Netlist Writer)
При желании пользователя VHDL Netlist Writer генерирует один или несколько файлов VHDL Output Files (.vho) в синтаксисе VHDL 1987 или 1993, содержащий информацию о проекте после синтеза и, по желанию, временную информацию. Временная информация может быть также записана в отдельные выходные файлы SDF Output Files. Эти файлы могут быть использованы с симулятором VHDL промышленного стандарта. Выходные файлы VHDL и SDF создаются только в том случае, если проект скомпилирован без ошибок.
Ассемблер (Assembler).
Ассемблер преобразует информацию о логических ячейках, выводах и назначениях устройств, полученную после обработки проекта Разводчиком, в карту программирования для устройств в форме одного или более двоичных файлов Programmer Object Files (.pof) или файлов SRAM Object Files (.sof); для некоторых устройств, компилятор также генерирует файлы JEDEC Files (.jed), Tabular Text Files (.ttf), и шестнадцатиричные файлы (формат Intel) Hexadecimal Files(.hex). Файлы POF,SOF и JEDEC затем используются Программатором MAX+PLUSII и программирующим устройством Альтеры, либо другим программатором промышленного стандарта для того, чтобы получить работающее устройство. Шестнадцатиричные файлы и файлы TTF могут быть использованы для конфигурации FLEX 6000, FLEX 8000 и FLEX 10K. Ассемблер создает файлы для программирования только в том случае, если проект не содержит ошибок.
После того, как компиляция выполнена, компилятор MSX+PLSUII и Программатор позволяют Вам генерировать дополнительные файлы для программирования устройств и для использования с другими программирующими средами.