
- •Московский институт электронной техники Аппаратно-программный комплекс для изучения и исследования микропроцессоров и программируемой логики
- •Введение
- •Оборудование учебного рабочего места
- •Описание плат учебного стенда
- •Плата процессоров
- •Платы внешних устройств и индикации.
- •Процесс разработки
- •Конструкторские файлы, вспомогательные файлы и проекты.
- •Конструкторские файлы
- •Вспомогательные файлы
- •Меню Help (Помощь)
- •Начало проектирования
- •Назначение ресурсов, устройств и имен.
- •Настройка устройства проекта.
- •Расположение узлов.
- •Анализ времен.
- •Язык описания Альтеры ahdl.
- •Язык vhdl
- •Язык Verilog hdl
- •Примитивы, мегафункции и макрофункции.
- •Примитивы.
- •Мегафункции.
- •Макрофункции старого стиля.
- •Иерархия проекта.
- •Обработка проекта
- •Входные файлы компилятора.
- •Процесс компиляции.
- •Запуск компиляции.
- •Модули компилятора и выходные файлы.
- •Средства управления базами данных Database Builder.
- •Синтезатор Логики - Logic Synthesier
- •Разделитель – Partitioner.
- •Разводчик - Fitter.
- •Функциональный экстрактор snf
- •Экстрактор времен snf
- •Экстрактор связей snf.
- •Обработчик списков соединений edif (Edif Netlist Writer)
- •Обработчик списков соединений Verilog (Verilog Netlist Writer)
- •Обработчик списков соединений vhdl (vhdl Netlist Writer)
- •Ассемблер (Assembler).
- •Утилита Design Doctor.
- •Обнаружение ошибок и нахождение места их возникновения.
- •Анализ проекта.
- •Функциональное моделирование (симуляция).
- •Временная симуляция.
- •Связанная многопроектная симуляция.
- •Особенности симулятора.
- •Программирование устройства.
- •Шаг 2. Создание графического файла схемы (Graphic Design File).
- •Шаг 3. Компиляция проекта.
- •Шаг 4. Подготовка файла симуляции проекта.
- •Шаг 5. Симуляция.
- •Шаг 6. Анализ результатов работы Симулятора.
- •Шаг 7. Программирование устройства Altera.
- •Шаг 2. Проверка работоспособности собранной схемы триггера с помощью Редактора Временных Диаграмм.
- •Шаг 3. Сохранение элемента как примитив (символ).
- •Шаг 4. Сборка схемы трехразрядного счетчика.
- •Шаг 5. Проверка работы схемы с помощью Редактора Временных Диаграмм.
- •Интегрированная среда разработки и отладки.
- •Работа в интегрированной среде.
- •Команды меню.
- •Команды меню Файл
- •Команды меню Редактирование
- •Команды меню Показать
- •Команды меню Компиляция
- •Команды меню Отладка
- •Команды меню Окно
- •Команды меню Справка
- •Настройка параметров среды
- •Общие настройки
- •Настройка редактора
- •Настройка коммуникаций.
- •Компиляция
- •Окно ошибок.
- •Запуск программы на выполнение.
- •Сброс процессора.
- •Отладка
- •Ресурсы процессора.
- •Окно регистров
- •Окно памяти.
Разводчик - Fitter.
Используя базу данных, обновленную Разделителем, Разводчик пытается удовлетворить требования проекта. Он назначает каждой логической функции наилучшую логическую ячейку и выбирает подходящие соединения. Разделитель пытается совместить назначенные пользователем назначения ресурсов – выводов, логических ячеек, ячеек ввода/вывода, встроенных ячеек, устройств, локальных соединений, времен, назначения в файле (Assignment & Configuration File .acf) – с доступными ресурсами. Если разводчик не может выполнить совмещение, он выдает сообщение, которое предлагает либо проигнорировать одно или несколько назначений пользователя, либо прервать компиляцию.
Вне зависимости от того, был ли процесс завершен успешно, или нет, Разводчик создает файл отчета – Report File (.rpt), который содержит информацию о разводке проекта, именах входных и выходных контактов, временах и неиспользованных ресурсах для каждого устройства проекта.
Кроме того, компилятор автоматически генерирует файл разводки Fit File (.fit), который содержит ресурсы и назначения устройств для всего проекта, а также информацию о соединениях. Вне зависимости от того, был ли последний процесс успешным, Вы можете посмотреть результаты разводки и разбиения в файле разводки с помощью редактора топологии.
При желании Вы можете заставить разводчик генерировать файлы AHDL Design Output Files (.tdo) для полностью оптимизированного и подогнанного проекта. Так как для каждого устройства в проекте, состоящем из нескольких устройств, генерируется свой файл, то Вы можете сохранить файл TDO как файл TDF, и перекомпилировать логику для этого устройства, сохраняя результат предыдущей компиляции.
Функциональный экстрактор snf
При желании, функциональный экстрактор SNF создает файл списка функций - functional Simulator Netlist File (.snf), необходимый для функциональной симуляции. Компилятор создает этот файл пред тем, как синтезировать проект; таким образом, он содержит все узлы, присутствующие в оригинальном файле проекта. Файл создается только в том случае, если проект не содержал ошибок.
Экстрактор времен snf
По желанию пользователя, экстрактор времен SNF создает временной файл Simulator Netlist File (.snf), который содержит информацию о времени для полностью оптимизированного проекта. Этот файл используется для временной симуляции и анализа времени.
Можно заставить Компилятор генерировать оптимизированный файл SNF, содержащий динамические модели, представляющие типы комбинаторной логики. Оптимизированные файлы SNF увеличивают время компиляции, но дают выигрыш во времени при симуляции и анализе времен.
Экстрактор связей snf.
При желании пользователя экстрактор связей SNF создает связанный файл linked Simulator Netlist File (.snf), содержащий функциональную информацию и/или информацию о времени для проектов, состоящих из нескольких устройств. Это файл комбинирует информацию из временного файла SNF и/или функционального файла SNF. Связанные проекты могут использовать устройства различных семейств. Если файл SNF содержит лишь временную информацию, то его можно использовать для анализа времен. Данный файл создается только в том случае, если проект не содержит ошибок.