

21
1. AT t = 0− LET Vin = VDD => Vout = VOL |
VDD |
|
|
||||
|
D |
|
|
||||
M1 is LIN, M2 is SAT, M3 is SAT |
|
Vx |
M3 |
D |
|
||
If I |
|
≈ 0 |
iCs |
S |
|
||
|
|
|
|
||||
D3 |
|
|
M2 |
|
|||
=> VGS3 - VT3(Vx) = 0 |
CS |
Cboot |
iCboot |
S |
Vout |
||
i.e. |
|
|
|
|
|
D |
|
Vx = VDD − VT 3(Vx ) |
|
|
|
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|||
|
Vin |
|
M1 |
Cout |
|||
|
|
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|||
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2. AT t = 0, LET Vin |
switch from “1” to “0” |
S |
||
|
|
|
||
|
|
|
|
|
M1 -> OFF, Vout -> INCREASES
+ Vout causes Vx TO INCREASE due to Cboot and diode M3 to become reverse biased such that ID3 = 0. Then iCs + iCboot ≈ 0
iCs ≈ - iCboot => |
CS |
dV |
≈ Cboot |
d(Vout − Vx ) |
||||||||
x |
|
|
||||||||||
dt |
dt |
|||||||||||
|
|
|
|
|
|
|
|
|
||||
|
dVx |
≈ |
|
Cboot |
|
|
dVout |
Find Vx NEEDED for Vout = VDD |
||||
|
(CS + Cboot ) |
|
||||||||||
|
dt |
dt |
|
|
Kenneth R. Laker, University of Pennsylvania

22
Find Vx NEEDED for Vout = VDD |
|
|
|
|||||||
dV |
|
C |
|
|
dV |
|
dVx » |
Cboot |
||
|
dt |
» (CS + Cboot ) |
dt |
=> |
|
dVout |
||||
|
(CS + Cboot ) |
|||||||||
|
x |
|
|
boot |
|
out |
|
|
|
|
INTEGRATING: Vout: VOL -> VDD AND Vx: VDD - VT3(Vx) -> Vx
Vx |
» |
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|
Cboot |
VDD |
|
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ò dVx |
|
|
ò dVout |
||||
|
|
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|
VDD −VT 3 |
|
|
(CS + Cboot ) |
VOL |
+ Cboot )(VDD - VOL ) |
||
Vx = (VDD |
- VT 3(Vx )) + (CS |
||||||
|
|
|
|
|
|
Cboot |
FOR Cboot >> CS the max value for Vx:
Vx (max) = 2VDD − VT 3(Vx ) − VOL
The min value of Vx is that value required to maintain M2 ON (VGS2 = Vx - VDD = VT2n, i.e.
= (VDD |
- VT 3(Vx )) + (C + C |
|
)(VDD - VOL ) |
||
|
|
Cboot |
|
|
|
Kenneth R. Laker, University of Pennsylvania |
|
S |
boot |
|
|
|
|
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|

23
= (VDD |
− VT 3(Vx )) + (C + C |
|
)(VDD − VOL ) |
||
|
|
Cboot |
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|
S |
boot |
|
|
Vx(min) determines the required capacitance ratio, i.e.
|
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|
Cboot |
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= |
VT 2(Vout = VDD ) + VT 3(Vx ) |
||||||||
|
(C |
|
+ C |
boot |
) |
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(V − V |
) |
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||||
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S |
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DD OL |
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|||
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||||||
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Cboot |
= |
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VT 2(Vout = VDD ) + VT 3(Vx ) |
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||||||
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C |
S |
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V |
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|
− V − V (V = V ) − V (V ) |
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||||||
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DD |
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OL |
T 2 out |
DD T 3 x |
||||||
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MD: “dummy” nMOS enhancement device to realize Cboot >> CS
VDD
M3
Vx M2
MD
Cboot Vout
CS = Cgb2 + Csb3 |
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V |
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M1 |
||
in |
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||||||
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Kenneth R. Laker, University of Pennsylvania

24
SYNCHRONOUS DYNAMIC CIRUIT TECHNIQUES
A |
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COMB |
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F1 |
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COMB |
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COMB |
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LOGIC |
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LOGIC |
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LOGIC |
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B |
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1 |
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C |
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2 |
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D |
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3 |
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F2 |
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φ |
1 |
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φ2 |
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φ |
1 |
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|||||
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φ1, |
φ2 NON-OVERLAPPING CLOCKS |
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||||||||||||||||||
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φ1 |
|
phase 2 |
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|
|
t
φ2
t
phase 1
LOGIC LEVELS DURING INACTIVE CLOCK PHASE ARE STORED ON INPUT CAPS
Kenneth R. Laker, University of Pennsylvania

25
VDD |
VDD |
VDD |
|||||||||
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φ |
1 |
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φ |
2 |
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φ |
1 |
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Vout |
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|||||||||||
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Cout3 |
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|||
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Vin |
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Cout1 |
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Cout2 |
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||||||||||||
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Cin1 |
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Cin2 |
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Cin3 |
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|
3 - STAGE DEPLETION LOAD DYNAMIC SHIFT REGISTER
MAX CLOCK FREQUENCY IS DETERMINED BY SIGNAL PROPOGATION DELAY THROUGH ONE INVERTER STAGE
Kenneth R. Laker, University of Pennsylvania

2 - STAGE SYNCRONOUS COMPLEX LOGIC CIRCUIT |
26 |
|||
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A |
STAGE 1 |
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STAGE 2 |
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B |
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C |
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F1 |
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φ1 |
D |
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VDD |
φ2 |
V |
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DD |
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φ2 |
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φ1 |
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F1 |
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A |
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|
B |
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|
|
C |
|
D |
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|
Kenneth R. Laker, University of Pennsylvania

ENHANCEMENT - LOAD DYNAMIC SHIFT REGISTER |
27 |
|||||||||||||||||||||||||
|
|
|
|
|||||||||||||||||||||||
|
VDD |
|
φ |
|
VDD |
|
|
φ |
VDD |
|
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2 |
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1 |
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φ2 |
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φ1 |
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V |
out1 |
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Vout2 |
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Vout3 |
||||||
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|||||||||||
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Cout3 |
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Vin |
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Cout1 |
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Cout2 |
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||||||||||
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Cin1 |
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Cin2 |
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Cin3 |
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φ1 HIGH: Vin transfers to Cin1, 1st and 3rd stage loads are OFF.
φ2 HIGH: 1st stage load turns ON , 1st stage output achieves its valid
logic level, and Vout1 is trasfers to Cin2.
φ1 HIGH: Vout2 transfers to Cin3, next Vin transfers to Cin1(pipeline), 1st and 3rd stage loads are OFF
VOL -> kdriver/kload => RATIOED DYNAMIC LOGIC
Kenneth R. Laker, University of Pennsylvania

28
VDD |
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VDD |
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φ1 |
||||||||
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|||||||||||
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φ2 |
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A |
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φ1 |
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nMOS |
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nMOS |
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LOGIC |
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C |
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D |
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2 |
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GENERAL CIRCUIT STRUCTURE OF RATIOED SYNCRONOUS
DYNAMIC LOGIC
Kenneth R. Laker, University of Pennsylvania

|
ENHANCEMENT - LOAD DYNAMIC SHIFT REGISTER |
29 |
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φ |
VDD |
φ2 |
VDD |
φ1 |
VDD |
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1 |
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Vout1 |
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Vout2 |
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Cout3 |
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Vin |
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Cout1 |
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Cout2 |
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Cin1 |
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Cin2 |
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Cin3 |
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Cini << Couti-1 for i = 2, 3 => minimize charge sharing
φ1 HIGH: Vin transfers to Cin1, 1st and 3rd stage loads are ON, 1st stage output Vout1 achieves its valid level.
φ2 HIGH: Vout1 transfers to Cin2, 2nd stage load turns ON If Vout1 = HIGH: This level transfers to Cin2.
If Vout1 = LOW: Cout1 fully discharges to Vout1 = 0 due to HIGH level stored on Cin1.
φ1 HIGH: Vout2 transfers to Cin3, next Vin transfers to Cin1(pipeline). VOL -> 0 => RATIOLESS DYNAMIC LOGIC
Kenneth R. Laker, University of Pennsylvania

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φ2 |
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φ2 = 0: Qout1 |
= Cout1Vb and Qin2 = Cin2Va |
30 |
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V |
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Va |
φ2 = 1: Qtotal |
= Cout1Vb + Cin2Va and Ctotal = Cout1 + Cin2 |
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b |
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The resulting voltage across Ctotal is |
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Cout1 |
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Cin2 |
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V = |
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Qtotal |
= |
Cout1Vb + Cin2Va |
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CHARGE |
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Cout1 + Cin2 |
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R |
Ctotal |
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SHARING |
If Vb = VDD and Va |
<< Vb => VR |
≈ |
Cout1VDD |
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Cout1 |
+ Cin2 |
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VR ≈ VDD if Cin2 << Cout1 |
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GENERAL CIRCUIT STRUCTURE OF RATIOLESS SYNCRONOUS |
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DYNAMIC LOGIC |
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VDD |
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VDD |
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φ1 |
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φ2 |
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Z
A |
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nMOS |
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nMOS |
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B |
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LOGIC |
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LOGIC |
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C |
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1 |
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2 |
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D |
Kenneth R. Laker, University of Pennsylvania