41. Обнаружение неисправностей в схемах с памятью.

На рис. 6.56 приведена структура многотактной схемы с обна­ружением отказов. Комбинационная часть схемы разделена на два блока. Логический преобразователь (ЛП) реализует функции включения элементов памяти (ЭП), составляющих блок памяти (БП), а выходной преобразователь (ВП) — функции выходов.

Для организации контроля в схему вводятся дополнительные ЭП (блок ДБП) с таким расчётом, чтобы векторы y₁, y₂, ...y_m, y'_m+1, y'_m+2, …,y'_m+k, соответствующие рабочим внут­ренним состояниям схемы, являлись словами какого-либо кода с обнаружением ошибок. При этом разряды вектора y₁, y₂, ...y_m соответствуют основным ЭП, расположенным в блоке БП, а раз­ряды y'_m+1, y'_m+2, …,y'_m+k – дополнительным ЭП, расположенным в блоке ДБП. Для управления дополнительными ЭП формирует­ся дополнительный логический преобразователь (блок ДЛП). Для контроля ВП используется другой код с обнаружением ошибок. При этом могут вводиться дополнительные контрольные выхо­ды схемы, реализуемые дополнительным выходным преобразо­вателем (блок ДВП).

Неисправности элементов блоков ЛП и БП приводят к искаже­нию вектора y₁, y₂, ..., y'_m+k характеризующего состояние систе­мы элементов памяти, что фиксируется самопроверяемым тесте­ром СПТ1. Тестер СПТ2 контролирует исправное состояние бло­ков ВП и ДВП. Если на вход схемы информация поступает также в виде слов кода с обнаружением ошибок, то последний контролиру­ется при помощи СПТ3. Парафазные выходы всех тестеров объеди­няются посредством модуля сравнения МС, в резуль­тате чего образуется единый парафазный выход контроля.

На рис. 6.57 приведена структура самопроверяемой самодвой­ственной многотактной схемы. Логический и выходной преобра­зователи, являющиеся комбинационными схемами, преобразуют­ся в самодвойственные схемы в соответствии с рис. 6.46. В образо­ванной схеме ЛП описывается СД-функциями y*₁, y*₂, ..., y*_m, а ВП – самодвойственными функциями z*₁, z*₂, ..., z*_p. Линии задержки (ЛЗ) дублируются. Каждая ЛЗ осуществляет задержку на время, равное половине периода импульсной последовательности а (см. рис. 6.40).

Самодвойственные сигналы, формируемые на выходах блока ВП, при помощи схемы сжатия сводятся к одному контрольному сиг­налу z*. Неисправности элементов ЛП и линий задержки приво­дят к появлению несамодвойственных сигналов на входах ВП, что фиксируется по выходу z*.

Рис. 6.56 – Структура многотактной схемы с обнаружением отказов

Рис. 6.57 – Структура самопроверяемой самодвойственной многотактной схемы

42. Организация тестового диагностирования мпс

Микропроцессорная система как объект диагностики представляет собой сложную вычислительную структуру с шинной организацией. Она состоит из четырех основных групп БИС, микропроцессора, памяти, контроллеров ввода-вывода и контроллеров связи с объектами. Каждая из этих функциональных подсистем, в свою очередь, является достаточно сложной с точки зрения диагностирования. Поэтому при организации тестового и функционального диагностирования микропроцессорных систем используется декомпозиционный подход, при котором в качестве объекта диагностирования выступают отдельные функциональные устройства: АЛУ, процессор, ОЗУ, устройства ввода-вывода УВВ, отдельные ТЭЗы и корпуса СИС и БИС. Трудности, возникающие при диагностировании микропроцессорных систем, определяются высокой степенью интеграции БИС (большим числом логических элементов и ограниченным числом внешних контактов), разветвленными связями между элементами системы. Кроме того, разработчик аппаратуры очень часто не имеет полной информации о внутренней структуре БИС и вынужден рассматривать ее как «черный» ящик.

По этим причинам хорошо развитые общие методы построения тестов цифровых схем не всегда могут быть эффективно использованы. Для тестирования микропроцессоров разрабатываются и специальные методы, основанные на применении функциональных тестов. Эти тесты обеспечивают выполнение операций микропроцессора на некотором множестве операндов.

Существуют три основных подхода к построению тестов микропроцессоров и микропроцессорных систем: модульный, микропрограммный и функциональный. При модульном подходе БИС представляется как набор функционально законченных модулей, таких как регистры, счетчики, сумматоры, АЛУ, мультиплексоры и др. Для каждого модуля строится частный тест. Общий тест образуется путем объединения частных тестов на основе шинной организации передачи данных между модулями.

Микропрограммный подход решает задачу следующим образом. Выбирается некоторая микропрограмма, состоящая из связанных микроопераций и осуществляющая передачу данных от внешних входов к внешним выходам устройства. Определяется часть аппаратуры, участвующая в реализации этой микропрограммы. Подбираются операнды, обнаруживающие неисправности этой части аппаратуры при выполнении каждой микрооперации. Решается задача оптимального выбора множества микропрограмм, покрывающего все аппаратные средства системы.

Функциональный подход основан на тестировании функций микропроцессорной системы. Список команд микропроцессора является источником информации о его операциях. Последние делятся на несколько классов: операции обработки; пересылки; ветвления: ввода-вывода и др. Тестируются каждая функция и та часть аппаратуры микропроцессора, которая реализует эту функцию («механизм» по терминологии). Выделяют следующие основные механизмы микропроцессора:

- механизмы обработки данных: выполнения арифметических и логических операций, модификации операндов и результата, формирования признаков результата, адресной арифметики;

- механизмы управления обработкой данных: дешифрации операций, дешифрации модификаций операций, операндов и результата, активизации операций и модификаций;

- механизмы хранения и передачи данных;

- механизмы управления передачей данных: выборки регистров, управления межрегистровым обменом, адресации, реакции на внутреннее состояние;

- механизмы реакции на внешние сигналы и сигналы ввода-вывода данных, прерывания, прямого доступа в память и др.

Основой построения моделей механизмов является модель регистровых передач. Тестовые программы строятся для каждого механизма в предположении, что остальные механизмы являются исправными.

На рисунке 1 показаны основные схемы тестового диагностирования БИС.

Рисунок 1 - Основные схемы тестового диагностирования БИС

Схема программного тестирования (рисунок 1 а) содержит генератор тестов, которые хранятся в памяти и подаются на входы ОД в специально отведенные для этого интервалы времени. Выходная реакция сравнивается с эталонной, которая также хранится в памяти. При реализации программ тестирования применяются условные или безусловные алгоритмы диагностирования. Поиск дефектов осуществляется с помощью словарей или зондов.

При вероятностном тестировании (рисунок 1 б) входные воздействия на входы ОД подаются от генератора псевдослучайных воздействий, который строится на сдвиговом регистре с обратными связями. ОД осуществляет определенное преобразование распределения вероятностей этих сигналов. Анализатор выходных реакций проверяет соответствие параметров выходных случайных сигналов некоторым эталонным величинам. Устройство считается исправным, если статистически подтверждается такое соответствие. Вероятностное тестирование освобождает разработчика от сложного синтеза детерминированных тестов и, в то же время, обеспечивает достаточную достоверность результатов.

Компактное тестирование (рисунок 1 в) состоит в том, что ГВ подает воздействие одновременно на тестируемый ОД и на эталонный (дублирующий) ОД. Эти сигналы могут быть наборами детерминированного или псевдослучайного тестов. Результат диагностирования определяется из сравнения реакций обоих комплектов аппаратуры. Это исключает необходимость хранения или даже вычисления результатов тестирования.

При сигнатурном тестировании выходные реакции ОД обрабатываются сигнатурным анализатором. Полученные сигнатуры сравниваются с эталонными, которые могут быть получены расчётным путём или физическим моделированием. Данный метод позволяет значительно сократить объем хранимой информации.

Тестирование АЛУ.

При проверке исправности АЛУ тестируются логические, арифметические и другие операции. Механизм выполнения одноместных и двухместных логических операций представляет собой регулярную структуру из п одинаковых элементов с одним или двумя входами. На рисунке 1 показана такая структура для двухместной операции. Элемент Э является многофункциональным и выполняет ту или иную операцию в зависимости от значения вектора настройки с_i.

Рисунок 1 – Выполнение двухместной логической операции

Функции каждого разряда Z₁, Z₂ … Z_n вычисляются независимо друг от друга. Поэтому для тестирования двухместной функции достаточно четырех наборов, которые образуют полный тест. Если АЛУ выполняет k двухместных функций, то тест содержит 4k набора. Такой тест обнаруживает все одиночные и кратные неисправности, при условии отсутствия ошибок в работе схемы дешифрации операций (сигнал c_i является правильным).

Основой выполнения арифметических операций является суммирование, которое реализуется сумматорами различных типов. На рисунке 2 показан сумматор с последовательным переносом.

Рисунок 2 - Сумматор с последовательным переносом

Он представляет собой регулярную структуру, состоящую из базовых модулей - одноразрядных сумматоров HS. На входы i-го модуля HS подаются значения i-ro разряда а_i и b_i операндов слагаемых и сигнал переноса с_i из предыдущего разряда. Значения выходов суммы и переноса определяются по формулам: и

В таблице 1 приведен проверяющий тест структуры, изображенной на рисунке 2. Он содержит 8 для любого числа разрядов n и любой внутренней реализации модуля HS. Тест обнаруживает все одиночные неисправности сумматора.

Таблица 1

№	с0	a1b1	a2b2	a3b3
1	0	00	00	00
2	0	01	01	01
3	0	10	10	10
4	0	11	11	11
5	1	00	00	00
6	I	01	01	01
7	1	10	10	10
8	1	11	11	11

Тестирование ЗУ.

Правильная работа ЗУ является важным условием работоспособности микропроцессорных систем. Тестирование БИС ЗУ обычно проводится перед установкой ее в типовой элемент замены (ТЭЗ). При этом могут осуществляться статический, динамический и функциональный виды контроля. При статическом контроле измеряются электрические величины в установившемся режиме: токи логических «0» и «1» входных и выходных сигналов, ток потребления. При динамическом контроле проверяются временные параметры микросхемы (время выбора микросхемы, время выборки адреса, время выборки считывания и др.). Целью функционального контроля является проверка правиль­ности работы узлов БИС ОЗУ с учетом их электрических связей во всех режимах работы (записи, считывания, регенерации информации) при различных кодах адреса и входной информации. Функциональные тесты различаются своей длительностью и обнаруживающей способностью. Используются тесты типов L, L² и L^2/3, где L – емкость микросхемы памяти. Анализ выходных реакций на тесте осуществляется путём сравнения с эталонными реакциями. При этом возможно сжатие диагностической информации, например с помощью сигнатурных анализаторов.

Далее приведены некоторые из наиболее распространённых функциональных тестов и их свойства.

1. «Последовательная запись и считывание нулей и единиц». Производится запись нулей (единиц) во все ячейки ОЗУ, после чего производятся последовательное считывание и проверка этой информации (рисунок 3а).

2. «Шахматный код». В соседние биты матрицы ЗУ записывается взаимноинверсная информация. Затем содержимое всех ячеек последовательно считывается. Тест обнаруживает взаимовлияния между соседними элементами памяти (рисунок 3б).

3. «Запись-считывание в прямом и обратном направлении». Во все ячейки ОЗУ записываются нули. Затем производятся последовательное считывание содержимого каждой ячейки и запись в неё единиц. После записи единиц в последнюю ячейку процедура повторяется от старшего адреса к младшему с чтением единиц и записью нулей. Тест обнаруживает взаимовлияния соседних ячеек при смене в них информации.

4. «Чётность-нечётность адреса». В каждую ячейку записывается 0, если число единиц в адресном коде четно, и 1, если число единиц нечетно. Затем производится считывание по всем адресам. Эта процедура повторяется с контролем нечётности.

5. «Бегущая 1 или 0». В первую ячейку ОЗУ записываются 1 (0), а во все остальные - фоновые 0 (1). Затем все адреса последовательно считываются с проверкой. Последней считывается первая ячейка с последующей записью в неё 0(1). Процедура повторяется для второй ячейки и всех последующих (рисунок 3г). Тест обнаруживает сбои и отказы, возникающие при переходе элементов памяти из 1 в 0, и наоборот, а также обнаруживает влияние операции записи в отдельную ячейку на сохранность информации в ОЗУ.

6. «Попарное считывание». Тест проверяет любые адресные переходы со всевозможным изменением информации при считывании. В первую ячейку ОЗУ А₀ записываются 1, а в остальные - нули. Затем последовательно считываются с проверкой адреса А₁, А₀; затем А₂, А₀ и т.д., пока все пары переходов, включающие А₀, не будут проверены. Подобная процедура повторяется для ячейки А₁ и т.д. Цикл повторяется для инверсной информации. С помощью данного теста проверяется функционирование накопительной части ОЗУ, дешифратора, а также влияние записи на сохранность информации.

7. «Бегущий столбец». В первый столбец матрицы ОЗУ записывается 1 на фоне остальных 0. Затем вся информация считывается с последующей записью 0 в первый столбец. Процедура повторяется для второго столбца и т.д. до последнего (рисунок 3д).

8. «Бегущая строка». В первую строку записывается 1 на фоне остальных 0. Затем вся информация считывается с последующей записью 0 в первую строку. Процедура повторяется для каждой строки и т.д. до последней (рисунок 3е).

Рисунок 3 - Алгоритмы формирования тестов для ОЗУ