9. Вычитатели.

С помощью одних и тех же сумматоров можно не только складывать, но и вычитать двоичные числа.

Операция вычитания эквивалентна операции сложения, если числа представлены в дополнительном коде.

Дополнительный код отрицательного числа формируется путем инвертирования всех цифр числа, потом к полученному результату прибавляется единица.

Операции сложения и вычитания можно выполнять на основе одного суммирующего устройства. В этом случае цифры числа B подаются на входы сумматора через логический элемент "исключающее ИЛИ". На второй вход ЛЭ подается управляющий сигнал Z. Если Z = 0, то цифры числа В подаются на вход сумматора без изменения. Если Z = 1, то производится инверсия цифр числа B. Одновременно Z воздействует на вход переноса P0 сумматора. Эти действия приводят к переводу числа B в дополнительный код. Сумматор выполняет операцию вычитания.

Устройство сложения / вычитания

11. Перемножители

На рис. 22.11 показана схема для перемножения двух двоичных чисел: четырехразрядного A = A4A3A2A1 и трехразрядного B = B3B2B1.

Семиразрядное произв-ие форм-ся за счет паралл. умножения множимого на каждый разряд множителя ЛЭ 2И и сложения промежуточных произв-ий со сдвигом на один разряд - сумматором. При этом выпол-ся след. условия: М2 = А2В1 + А1В2, аналогично образ-ся рез-ты Mi: путем сумм-ния частичных произв-ий, распол-ых в одном столбце.

Здесь M – бит переноса из предыд. разряда. Применение ЛЭ «И» для выпол-ия арифмет. операции умножения в данном случае закономерно, поскольку в рамках одного разряда и арифмет., и логич. умножение подчиняется общим правилам. Цифры в скобках у микросхем относятся к примеру перемножения двух чисел, A = 1101₂ и B = 110₂. Последов-ть действий такова:

Перемножающее устройство построено секционно. На основе первого сумматора осущест-ся умножение числа A на первые два разряда числа B, образ-ся промежут-ая сумма 1. После этого получ-ый рез-т суммируется с результатами перемножения числа A на B. Второй сумматор дает конечный результат. Пример: умножитель К55ИП8 (X,Y-вх. сомножителей, X0,Y0-вх. переноса,L-вх.загрузки вых.,F-вых. произв-ия,C4-вых. переноса.На вых. умножителя содерж-ся 5 асинхр. D-тригеров,загрузка к-рых осущ-ся по сигналу вх.L.При L=1 рез-т умн-ия перед-ся на вых. и фиксир-ся при L=0)

-------------------------------------------------------------------------------------------

12. RS-триггеры.

Тр-ры-устр-ва,кот. явл-ся эл-ми памяти,сохр. свое сост-ие при отключ. вх. сигнала, имеющие 2 устойчивых состояния – 1 и 0. Различают инфор-ые и управл-ие вх. Инф-ые вх. исп-ся для упр-ия сост-ием триггера. Упр-ие входы обычно исп-ся для предварительной установки триггера в некоторое состояние и для синхронизации. Триггеры имеют 2 выхода: прямой и инверсный.

Триггеры класс-ют по способу приема информации, принципу построения и функциональным возможностям.

По способу приема инф-ии разл-ют асинхронные и синхронные триггеры. Асинхронный триггер изм-ет свое сост-ие непосредственно в момент появления соответ-го инфор-ого сигнала. Синхронные триггеры реаг-ют на инф-ые сигналы только при наличии соответ-го сигнала вх. синхр-ии С.

Синхронные триггеры подразделяют на триггеры со статическим и динамическим управ-ем по входу синхронизации С. Статические триггеры воспринимают инфор-ые сигналы при подаче на вход С логической единицы или логического нуля.Динамические триггеры воспринимают инф-ые сигналы при изм-ии (перепаде) сигнала на входе С от 0 к 1 (прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-вход).

По способу построения различают одно- и двухступенчатые триггеры. В одноступенчатом триггере имеется одна ступень запоминания информации, а в двухступенчатом – две такие ступени. Вначале информация записывается в первую ступень, а затем переписывается во вторую и появляется на выходе. Двухступенчатый триггер обозначают ТТ.

По функциональным возможностям триггеры разделяют на следующие классы:

- с раздельной установкой состояния 0 и 1 (RS-триггеры);

- универсальные (JK-триггеры);

- с приемом информации по одному входу D (D-триггеры, или триггеры задержки);

- со счетным входом Т (Т-триггеры).

RS: Триггер имеет два информационных входа: S (установка) и R (сброс). Комбинацию вх. сигналов S_t = 1, R_t = 1 наз-ют запрещенной, т.к. после состояние (1 или 0), предсказать заранее невозможно.Триггер м.б. реализован на двух элементах ИЛИ-НЕ или И-НЕ.

В асинхронном RS-триггере на эл-тах И-НЕ переключение произв-ся логич. «0», подаваемым на вх. R или S, т. е. реал-ся обратная табл. переходов. Запрещенная комбинация соответствует логическим «0» на обоих входах.

Синхронный RS-триггер.Если на входе С –«0», то и на выходе верхнего вх. эл-та «И-НЕ», и на вых. нижнего будет «1». (это обесп-ет хранение информации).Если на вх. С –«0», то возд-ие на входы R, S не приводит к изм-ию сост-ия триггера. Если же на вход синхр-ии С подана «1», то схема реагирует на вх. сигналы.

Для устранения неопред-ти прим-ся двухступенчатые триггеры. Двухступ-ый триггер состоит из 2-ух синхр-ых RS-триггеров и допол-го элемента НЕ. При подаче входных упр-их сигналов и синхросигнала произ-ся запись инф-ии в первый триггер.При этом второй триггер не изм-ет своего сост-ия, т.к. на его синхровход с инвертора подается «0». Только по окончании записи в первый триггер при изменении синхросигнала с 1 на 0 произв-ся запись во второй триггер двухступенчатой системы.

Таблица истинности синхронного RS-триггера (ИЛИ-НЕ)

Такт n				Такт n+1
С	Sn	Rn	Qn+1
0 0 0 0 1 1 1 1	0 0 1 1 0 0 1 1	0 1 0 1 0 1 0 1	Qn 0 1 Qn Qn Qn Qn Qn

Такт n		Такт n+1
Rn	Sn	Qn+1
0 1 0 1	0 0 1 1	Qn 1 0 н/о

-----------------------------------------------------------------------------------

13. JK-триггеры.

Тр-ры—устр-ва,кот. явл-ся эл-ми памяти,сохр. своё сост. при отключ. вх. сигнала,логич. схема с полож. обратной связью, имеющую два устойчивых состояния – единичное и нулевое,обозн-ся соответ-о 1 и 0. В основе любого триггера находится кольцо из двух инверторов.

J-вх. для устн-ки «1»,K-вх. для уст-ки в «0» в универ-ом тр-ре. Появл-ие на обоих инф-ых вх. «1» приводит к изм-ию сост-ия тр-ра(нет запрещен. комб.) JK реал-ся в виде двухтактных триггеров (т. е. JK явл-ся синхронными).

Для динам. тр-ров характерно блокирование инф-ых вх. в тот момент, когда полученная инф-ия передается на вых.

При подаче на вход S «1», а на вход R«0» тр-р уст-ся в нулевое состояние (Q = 0). При S = R = 1 тр-р раб-ет как синхр. JK-триггер, причем срабатывает он при изм-ии сигнала на входе синхр-ии С от 1 к 0.

JK-триггер при комбинациях входных сигналов J=K=0, J=0 и K=1, J=1 и K=0 он работает, как RS-триггер (вход J соответствует входу S, a K - R), а при J=K=1 изменяет свое состояние на противоположное, т.е. работает как счетный триггер. Jn Kn Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 !Qn

Универсальный JK-триггер

Универсальный JK-триггер может использоваться как D, T и RS-триггер.

Cинхронный RS-триггер	Асинхронный Т-триггер
Синхронный Т-триггер	Синхронный D-триггер