- •Тема 2.1.1.: Шифраторы, дешифраторы. Основные положения, таблицы истинности, синтез. План
- •Ход лекции
- •1. Представление чисел в различных системах счисления
- •2. Шифратор (кодер).
- •Дешифратор (декодер).
- •Тема 2.1.2: Мультиплексоры, демультиплексоры. Основные положения, таблицы истинности, синтез. План
- •Ход лекции
- •1. Мультиплексор
- •2. Демультиплексор
- •3. Примеры использования имс.
- •Тема 2.1.3.: Сумматоры. Одноразрядный двоичный сумматор. Многоразрядные двоичные сумматоры комбинационного типа. План
- •1. Основные положения
- •2. Одноразрядный двоичный сумматор
- •3. Многоразрядный двоичный сумматор
- •Многоразрядный параллельный двоичный сумматор.
- •Тема 2.1.4: Преобразователи кодов. Основные положения. Таблицы истинности. Синтез. Построение. Компараторы кодов. Основные положения и методы их построения. План
- •Ход лекции
- •1. Основные положения. Таблица истинности преобразователей кодов
- •Преобразование кода 8421 в код 2421
- •2. Синтез. Построение
- •3. Компараторы кодов Основные положения. Принципы построения. Типы компараторов.
- •Типы компараторов.
- •Тема 2.2.1: Интегральные триггеры. Основные понятия, определения, классификация. План
- •Ход лекции
- •Основные понятия
- •2. Классификация триггеров.
- •Тема 2.2.2: Асинхронные и синхронные триггеры. Методы управления. План
- •Ход лекции
- •1. Асинхронный rs – триггер с прямыми входами
- •2. Асинхронный rs – триггер с инверсными входами
- •4. Универсальный jk – триггер
- •7. Синхронный триггер с динамическим управлением.
- •7. Синхронный триггер с динамическим управлением.
2. Одноразрядный двоичный сумматор
Схема, осуществляющая получение арифметической суммы двух одноразрядных двоичных чисел, называется одноразрядным комбинационным сумматором (полусумматор). Так как при сложении может появиться необходимость переноса единицы в следующий старший разряд, схема имеет два выхода: сумму s и перенос р.
С толбец для S совпадает с таблицей истинности логического элемента «исключающее ИЛИ» (сложение по модулю 2).
Полусумматор пригоден для использования
только в младшем разряде.
3. Многоразрядный двоичный сумматор
Устройство
для суммирования 2-х многоразрядных
чисел должно иметь, начиная со второго
разряда, три входа: два для слагаемых
Ai,
Bi
и один для переноса Pi-1
с
предыдущего разряда:
а) При последовательном вводе используется один общий для всех разрядов полный сумматор с дополнительной цепью задержки. Оба слагаемых кодируются последовательностями импульсов, которые синхронно вводятся в сумматор через входы А и В, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса Pi+1 на время одного такта, т.е., до прихода пары слагаемых следующего разряда, с которым он будет просуммирован.
Достоинство: малые аппаратурные затраты.
Недостаток: невысокое быстродействие.
Многоразрядный параллельный двоичный сумматор.
б) При параллельном вводе число сумматоров равно числу разрядов.
Слагаемые Ai и Bi складываются во всех разрядах одновременно, а перенос Р поступает с окончанием операции сложения в предыдущем разряде, т.е., передается на вход одноразрядного SM следующего (более старшего) разряда.
Такая организация процесса формирования переноса, называется последовательным переносом, снижает быстродействие многоразрядного сумматора, так как получение результата в старшем разряде сумматора обеспечивается только после завершения распространения переноса по всем разрядам.К155ИМ3
Тема 2.1.4: Преобразователи кодов. Основные положения. Таблицы истинности. Синтез. Построение. Компараторы кодов. Основные положения и методы их построения. План
1. Основные положения. Таблица истинности преобразователей кодов.
2. Синтез. Построение.
3. Компараторы кодов Основные положения. Принципы построения.
Типы компараторов
Ход лекции
1. Основные положения. Таблица истинности преобразователей кодов
В ЦУ часто возникает необходимость преобразования числовой информации из одной двоичной системы в другую (из одного двоичного кода в другой). Например, преобразовать числа из кода 8421, в котором выполняются арифметические действия в двоичный код 2 из 5, для передачи по линии связи.
Эта задача выполняется преобразователями кодов (ПК).
Для преобразования кодов используется 2 метода:
основан на преобразовании исходного двоичного кода в десятичный с последующим преобразованием десятичного представления в требуемый двоичный код (реализуется соединением CD и DC и удобен в случаях, когда можно использовать CD и DC в интегральном исполнении);
основан на использовании логического устройства комбинационного типа, непосредственно реализующего данное преобразование.