12 Параллельные операторы языка vhdl.

Параллельные операторы в VHDL определяют параллельное (во времени) поведение схем. Параллельные операторы активизируются сигналами, которые употребляются для связи параллельных операторов.

Параллельные операторы:

1) оператор process (процесс);

2) оператор параллельного сообщения;

3) оператор параллельного вызова процедуры;

4) оператор условного назначения сигнала;

5) оператор select выборочного назначения сигнала;

6) оператор конкретизации (создания экземпляра) компонента;

7) оператор generate (генерации);

8) оператор block (блок).

1). Параллельный оператор process - определяет независимое последовательное поведение некоторой части проекта, описанное упорядоченной совокупностью последовательных операторов

2). Оператор параллельного сообщения. "Параллельность” заключается в том, что оператор assert может присутствовать в параллельных процессах.

3). Оператор параллельного вызова процедуры представляет процесс, содержащий оператор последовательного вызова процедуры.

4). Параллельный оператор условного назначения сигнала эквивалентен оператору процесса

5). Параллельный оператор select выборочного назначения сигнала. Данный оператор эквивалентен оператору процесса.

6). Параллельный оператор конкретизации компонента

Этот оператор употребляется для структурной организация проекта. Часть схемы (подсхемы) описывается как компонент (component), имеющий имя (name). Одна и та же подсхема может входить в схему несколько раз, однако, при этом она имеет различные связи.

7). Параллельный оператор generate

Оператор генерации позволяет сокращенно (по существу используя цикл) описывать совокупности повторяющихся операторов, в том числе и операторов конкретизации компонентов

8). Параллельный оператор block

Оператор блока определяет часть проекта (часть VHDL- описания цифровой системы, схемы). Напомним, что block - это ограниченный фрагмент VHDL-кода, содержащий раздел описания и исполняемый раздел.

13 Структура программы на VHDL.

Файл проекта может содержать один или более блоков проекта. Имеются первичные и вторичные блоки проекта.

Первичные блоки проекта: - • декларация объекта в целом (интерфейса entity); - • декларация конфигурации; - • декларация пакета.

Первичный блок может быть связан с многими вторичными блоками проекта, которые включают: - архитектурное тело; - • тело пакета.

Каждый первичный блок в данной библиотеке должен иметь уникальное простое имя. Каждое архитектурное тело, связанное с entity, должно быть уникальным.

В рабочей библиотеке размещаются файлы (блоки), анализируемые VHDL-анализатором. Блоки проекта (первичные и вторичные) размещаются в библиотеках. Рабочая библиотека может быть только одна.

В библиотеках ресурсов размещаются блоки, на которые ссылаются анализируемые блоки.

Ресурсной библиотеки может не быть во время анализа. Ссылка на библиотеку осуществляется указанием ключевого слова libгагу.

…..VHDL-анализатор читает файлы исходного VHDL-кода, читает ссылки на ресурсные библиотеки и генерирует базу данных моделирования в рабочей библиотеке.

Область видимости библиотеки - от начальной ссылки до конца декларативной области, связанной с блоком проекта, где ссылка появилась.

Видимость сигналов: сигнал, декларированный в пакете, является видимым во всех объектах проекта, которые употребляют ссылку (use) на данный пакет. Сигнал, декларированный в entity является видимым во всех архитектурных телах, связанных с данным entity. Сигнал, декларированный в разделе деклараций архитектурного тела, видим только внутри данного архитектурного тела.