4 Объекты и типы языка vhdl.

Поскольку VHDL – язык описания аппаратуры, типизация реализуется очень строго, типы языка позволяют представить группу проводников в виде целого числа или массива битов. Подтип – подмножество значений данного типа. Например, natural подтип integer.

Типы:

Scalar (скалярный) тип - обобщенное имя, которое присваивается всем типам, чьи объекты имеют единственное значение в любой момент времени.

Physical (физические) типы уникальны в VHDL, потому что они определяют не только значения объекта, но также и единицы, в которых значения выражены. Это допускает такие физические величины как время, расстояние, поток, температура, и т.д.

Перечисляемый тип определяется как список (перечисление) всех возможных значений данного типа.

Массивы - составной тип с регулярной структурой, состоящий из элементов того же самого типа. Число элементов в массиве определяется диапазоном массива. Имеется два предопределенных VHDL массива - bit_vector (с элементами типа bit) и string (строка) (имеющий элементы типа character"символ").

Тип с плавающей запятой определяется аналогично целому типу, но с диапазоном с плавающей запятой. Максимальный диапазон зависит от компилятора.

Регулярный тип представляет собой множество элементов одинакового типа. Различают неограниченные и ограниченные регулярные типы. Неограниченный регулярный тип применяют тогда, когда заранее неизвестен диапазон типа, например, в процедуре. Но на период компиляции или в момент исполнения программы диапазон объекта этого типа должен быть определен, например, при вызове процедуры с конкретным операндом.

Комбинированный тип определяет множество значений, как и регулярный тип, но эти значения могут быть разнотипными.

Подтипом называется тип с дополнительными ограничениями. Подтип используют для отождествления группы объектов. С помощью подтипа можно обозначить группу объектов с особенными свойствами, чтобы потом было легче разбираться в программе. Ограничение подтипа позволяет выявить ошибки на этапе моделирования. Объекты разных подтипов, у которых один родоначальный, базовый тип, могут участвовать в вычислених без конфликтов типов.

5 Интерфейс и архитектура объекта в языке vhdl.

Понятие entity определяется как "интерфейс объекта проекта". В entity описывается интерфейс между объектом проекта и окруже­нием, в котором употребляется объект. "Внутренность" объекта в entity не описывается и может быть уподоблена "черному ящику".

Термин "архитектура" безотносительно к языку VHDL может быть определен как распределение функций, реализуемых системой, по отдельным ее уровням и точное определение границ между этими уровнями.

Архитектура - это структура системы на функциональном уровне ее описания. Архитектурное тело ( architecture ) определяет тело объекта, т. е. раскрывает внутренность "черного ящика". В архитектурном теле описываются функции (поведение) либо структура объекта проекта.

В entity (в разделе деклараций) наряду с декларацией портов могут быть декларированы параметры. Для декларации таких пара­метров употребляется ключевое слово generic (настраиваемый). С помощью generic могут передаваться такие параметры, как ширина (разрядность) шины, число входных либо выходных полюсов, за­держки элементов и т. д.