1 Исп. Компон. Элемента «и» и оператор конструкции компонента
Задача №1
Опишите на языке VHDL интерфейс и архитектуру объекта, схема которого представлена на рисунке. При описании архитектуры используйте компонент элемента “И” и оператор конструкции компонента.
Решение
-- Интерфейс “И”
entity entity_and is
port (in1, in2: in bit;
q: out bit);
end entity_and;
-- Архитектура “И”
architecture architecture_and of entity_and is
begin
q<=in1 and in2;
end architecture_and;
-- Интерфейс основного компонента
entity entity_main is
port (i1, i2, i3, i4 : in BIT;
QQ: out BIT);
end entity_main;
-- Архитектура основного компонента
architecture architecture_main of entity_main is
component entity_and
port (in1, in2 : in BIT;
q: out BIT);
end component;
signal q1,q2: BIT;
begin
label1: entity_and
port map (i1,i2,q1);
label2: entity_and
port map (i3,i4,q2);
label3: entity_and
port map (q1,q2,QQ);
end architecture_main;
2 Исп комп эл «и» и «и-не»
Задача №2
Опишите на языке VHDL интерфейс и архитектуру объекта, схема которого представлена на рисунке. При описании архитектуры используйте компонент элемента “И” и “И-НЕ” и оператор конкретизации компонента.
Решение
- Интерфейс “И”
entity entity_and is
port (in1, in2: in BIT;
q: out BIT);
end entity_and;
-- Архитектура “И”
architecture architecture_and of entity_and is begin
q<=in1 and in2;
end architecture_and;
-- Интерфейс “И-НЕ”
entity entity_and_not is
port (in1, in2: in BIT;
q: out BIT);
end entity_and_not;
-- Архитектура “И-НЕ”
architecture architecture_and_not of entity_and_not is begin
q<= not (in1 and in2);
end architecture_and_not;
-- Интерфейс основного компонента
entity entity_main is
port (i1, i2, i3, i4 : in BIT;
QQ: out BIT);
end entity_main;
-- Архитектура основного компонента
architecture architecture_main of entity_main is
component entity_and
port (in1, in2 : in BIT; q: out BIT);
end component;
component entity_and_not
port (in1, in2 : in BIT; q: out BIT);
end component;
signal q1,q2: BIT;
begin
label1: entity_and_not port map (i1,i2,q1);
label2: entity_and port map (i3,i4,q2);
label3: entity_and port map (q1,q2,QQ);
end architecture_main;
3 Используйте генератор generate
Задача №3
Опишите на языке VHDL интерфейс и архитектуру объекта, схема которого представлена на рисунке. При описании архитектуры используйте генератор generate.
Решение
-- Интерфейс “И”
entity entity_and is
port (in1, in2: in BIT; q: out BIT); end entity_and;
-- Архитектура “И”
architecture architecture_and of entity_and is begin
q<=in1 and in2;
end architecture_and;
-- Интерфейс основного компонента
entity entity_main is
port (inp: in BIT_VECTOR(1 to 4);
QQ: out BIT);
end entity_main;
-- Архитектура основного компонента
architecture architecture_main of entity_main is
component entity_and port (in1, in2 : in BIT; q: out BIT); end component;
signal qi: BIT_VECTOR(1 to 2);
begin
q1: for i in 0 to 1 generate
label1: entity_and port map (inp(i+1),inp(i+2),qi(i+1));
end generate;
label2: entity_and port map (qi(1), qi(2),QQ);
end architecture_main;