- •Ответы на экзаменационные вопросы по асвт.
- •История создания эвм. Архитектура Фон Неймана.
- •Единица информации и ее производные.
- •Единица адресуемой памяти. Полуслово, слово, Двойное слово.
- •Виды памяти и ее физическая реализация.
- •Ascii code; кои-8, Альтернативная кодировка. Структура, состав.
- •Архитектура системной платы. Основные элементы, необходимые для запуска компьютера. Основные номиналы напряжения и модули электропитания современного компьютера.
- •Шина pci
- •Шина pci-e
- •Шина usb
- •Синхронизация системы
- •Шина agp
- •Технология Plug and Play, распределение адресного пространства.
- •Архитектура микропроцессоров. Risc; cisc; misc процессоры.
- •Микропрограммная структура процессора
- •Технологии оптимизации выполнения операций микропроцессора. Продвижение данных, Предсказание переходов, Исполнение по предположению.
- •Поколения процесcоров i80x86
- •Cкалярная и суперскалярная архитектура микропроцессоров.
- •Конвейерная обработка операций в микропроцессоре.
- •Программная модель 16 разрядных микропроцессоров
- •Формирование физического адреса в реальном режиме микропроцессора.
- •Структура регистра флагов
- •Программная модель 32 разрядных процессоров
- •Регистры общего назначения в 32 разрядных процессорах.
- •Роль сегментных регистров в защищенном режиме работы микропроцессора
- •Управляющие регистры микропроцессора
- •Тестовые регистры микропроцессора
- •Адресация оперативной памяти в защищенном режиме
- •Страничная организация памяти
- •Стековая организация памяти
- •Распределение адресного пространства в реальном режиме процессора
- •Распределение адресного пространства в защищенном режиме процессора
- •Основные понятия защищенного режима
- •Соотношение уровней привилегий источника и приемника в защищенном режиме
- •Передача управлений между уровнями привилегий
- •Прерывания и исключения
- •Организация прерываний в защищенном режиме процессора
- •Физическая организация оперативной памяти, технология исполнения и классификация устройств.
- •Логическая организация памяти
- •Организация динамического озу
- •Типы динамической памяти
- •Биос распределение адресного пространства и отображение в оперативную память
- •Архитектура и назначение таймера
- •Часы реального времени и cmos память
- •Подсистема прямого доступа к памяти (dma)
- •Подсистема прерываний, организация прерываний.
- •Физическая организация накопителей на магнитных дисках
- •16 Разрядная система счисления
- •Логическая структура жестких магнитных дисков
- •Преодоление барьера 528 мб. LBa; echs
- •Логическая структура разделов жесткого диска.
- •Физическая организация оптических дисков
- •Логическая организация оптических дисков
- •Управление накопителями жестких дисков. Интерфейсы ide; sata
- •Scsi интерфейс
- •Raid массивы, организация, виды.
- •Файловая система
Cкалярная и суперскалярная архитектура микропроцессоров.
Скалярным называют процессор с единственным конвейером, к этому типу относятся все процессоры Intel до 486 включительно. Суперскалярный (superscalar) процессор имеет более одного конвейера, способных обрабатывать инструкции параллельно.
Суперскалярная архитектура Pentium процессора представляет собой
двухконвейерную архитектуру (U - конвейер с полным набором команд и V - конвейер с несколько ограниченным набором), позволяющую процессору выполнять две команды за один период тактовой частоты.
Конвейерная обработка операций в микропроцессоре.
Конвейерная обработка. Для организации конвейерной обработка необходима цепочка процессорных элементов, любой из которых выполняем свой набор команд. Все процессорные элементы (цепи конвейера соединенные последовательно в конвейерную структуру таким образом который исходные данные предшествующего звена есть входными данными следующей. Кроме того необходимый поток однотипных элементов обработки, причем обработка каждого элемента выполняется за одним и тем же алгоритмом преобразования информации А -> Z Алгоритм преобразования информации может быть разделен на т (т - число цепей конвейера) одинаковых по трудоемкостью этапов:
А->В->С->... Y~>Z.
Любое 1-е звено конвейера программируется на выполнение своего этапа и конвейерная обработка выполняется по схеме.
Если элементами обработки являются команды, а этапами - микрокоманды реализации отдельных фаз выполнения команды, то реализуется конвейер команд (используется в большинстве современных процессоров).
Если элементами являются структуры данных (например элементы массивов), а этапами - фрагменты программы обработки потока данных, то реализуется арифметический конвейер (используется в конвейерных суперкомпьютерах типа CRAY).
Программная модель 16 разрядных микропроцессоров
16 - разрядные МП реализуют режим реального адреса (R - режим) с 20 - разрядной шиной адреса и доступным адресным пространством до 1 Мбайт. В этом режиме для адресации сегмента и смещения используется по 16 разрядов.. Поэтому размер каждого сегмента составляет 216 =64 Кбайт. Минимальное адресное расстояние между сегментами составляет 16 байт (1 параграф). Относительное расположение сегментов произвольное: сегменты могут совпадать, пересекаться, следовать непосредственно друг за другом.
Сегментные регистры используются для формирования базового адреса. Микропроцессор имеет четыре сегментных регистра: CS, DS, SS и ES для доступа в памяти к сегментам команд, данных, стека и дополнительного сегмента, соответственно. Каждый из них используется по своему назначению, но их использование может изменяться в соответствии с требованиями программы.
При выполнении любой программы выделяются одновременно доступные ей 4 сегмента, адреса которых располагаются в сегментных регистрах: CS - сегмент для расположения кода в программу, DS – сегмент данных и SS - сегмент стека для расположения данных с дисциплиной обслуживания LIFO (Last Input First Output- последний пришел, первый обслужен).
Микропроцессор использует сегментный регистр команд CS для определения сегмента, содержащего выполняемую программу. Выборка команды происходит из памяти по адресу, заданному парой регистров CS:IP, то есть регистр IP содержит смешение следующей выполняемой команды.