Пакетный цикл Burst

Для увеличения скорости обмена с динамической памяти данные пре передачи объединяются в пакеты, при этом полностью уникальный адрес ячейки передаётся только при первой передаче, При последующих передачах, передают тока адрес столбца. При этом поочередно выбирается близлежащая ячейка. Пакетный цикл характеризуется количество передач и количество тактов, требуемые для каждой передачи, стандартный пакетный цикл состоит из 4 передач, при каждой передаче может передаваться 1 2 4 8 байт. Первая передача требует больше тактов, так как адрес ячейки передаётся полностью, количество тактов требуемые для передаче зависит от типа ИМС памяти, и частоты системной шины, например: 5-3-3-3 или 3-1-1-1.

Имс оперативной памяти

1. FPM- режим быстрых страниц. Память организуется в виде страницы, обращение производится в пакетном режиме к близ лежащим страницам. Подачей серии сигналов CAS# после одного сигнала RAS#. Данные на выходе удерживаются, пока сигнал CAS# активен, стандартный пакет 5-3-3-3 при 66 МГц.

2. EDO- (расширенный вывод данных) на выходе ИМС устанавливается буфер благодаря чему, данные на выходе удерживаются после снятия сигнала CAS#. До поступления нового сигнала CAS# или снятия сигнала RAS#. Стандартный пакетный цикл 5-2-2-2 при 66 МГц.

3. BEDO- (пакетный расширенный вывод данных) в микро схему добавлен счётчик столбцов который увеличивает своё значение. Выбирая новый столбец, то есть новую ячейку. При каждом поступлении сигнала CAS#, что позволяет передавать адрес ячейки тока при первой передачи, стандартный цикл 5-1-1-1 при 66 МГц.

SPRAM- (синхронная динамическая память произвольного доступа) EMS FPM EDO BEDO являются асинхронными.

Асинхронным называется устройство, у которого сигнал считается действительным по приходу. Синхронным считаются микросхемы, у которых сигнал будет действительным по приходу синхроимпульса на вход Clock или CLK.

4. SDRAM Микросхема SDRAM представляет собой конверезированое устройство которое обеспечивает цикл 5-1-1-1 при частоте 100 МГц и выше. По составу сигнала интерфейс SDRAM, близок к обычному DRAM (RAS#, CAS#, MA, WE#, DATA, OE#). Все сигналы стробируется по положительному перепаду. Комбинация сигналов, управления в каждом такте, кодирует определенную команду. Для выполнения транзакции чтения или записи, сначала подаётся команда активации ACT вместе с адресом строки, которая будет активирована. Далее через несколько тактов TRCD подаётся команда чтения или записи, вместе с которой подаётся адрес столбца. Таким образ передаётся первый адрес транзакции, остальные адреса в пределе пакета микросхема вычисляет сама. Первые данные пакета чтения появляются на шине через определенное количество тактов после команды. Это число называется CAS Latencu (CL) и определяется временем доступа TCAC и тактовой частотой. Остальные данные пакета передаются в следующих тактах.

Частота буфера 100 МГц

Частота ядра 100 МГц

5. DDR SDRAM (Dual Data Rata) (удвоенная передача данных) -сигнал синхронизации передаётся в Дифференциальном виде по двум линиям CLK и CLK# что позволяет снизить влияние помех на точность определения момента синхронизации. Так же это позволяет передавать данные по фронту и спаду синхроимпульса. То есть данные внутри пакета передаются с удвоенной скоростью, существует стандарты DDR 200 DDR 266 DDR 333 DDR 400.

SD RAM

Буфер

Матрица ячеек

Частота буфера 200 МГц

Частота ядра 100 МГц

6. DDR2 SDRAM работает аналогично DDR, но частоты выше 400-800 МГц.

Буфер

Матрица ячеек

7. DDR3 SDRAM частота 800-200 МГц.

Модуль- это плата с печатными разъемами и установленными на них ИМС, общая ёмкость модуля равна суме емкостей всех ИМС