2.3 Вибір додаткових елементів схеми.

Буферний регістр КР580ІР82

Мікросхема КР580ІР82 являє собою 8-розрядний буферний регістр, призначений для введення і виведення інформації з стропуванням. Вона може використовуватися як в мікропроцесорних системах, побудованих на мікросхемах серії КР580, так і в інших обчислювальних системах і пристроях дискретної автоматики.

Мікросхема КР580ІР82 не містить інвертують виходи. Дана мікросхема має вісім тригерів D-типу і вісім вихідних буферів, які мають на виході стан "Вимкнено". Управління передачею інформації здійснюється за допомогою сигналу STB "Строп".

При надходженні на вхід STB сигналу високого рівня здійснюється не тактуєма передача інформації від входу DI до виходу DO. При подачі на вхід STB сигналу низького рівня мікросхема зберігає інформацію попереднього такту; при подачі на вхід STB позитивного перепаду імпульсу відбувається "замикання" вхідної інформації. Вихідні буфери мікросхеми КР580ІР82 управляються сигналом ОЕ "Дозвіл виходу". При надходженні на вхід ОЕ сигналу високого рівня вихідні буфери переводяться в стан "Вимкнено".

Основні характеристики регістру:

• Uжив (напруга живлення) - 5 В

• Вихідна напруга живлення низького рівня (U вих низ р): ... .... <0.45В

• Вихідна напруга живлення високого рівня (U вих вис р): ... ... ...> 2.4 В

• tзатрим (Час затримки поширення інформаційного сигналу на виході щодо інформаційного сигналу на вході <30 нс

Генератор тактових імпульсів КР580ГФ24

Мікросхема КР580ГФ24 представляє собою генератор тактових імпульсів (ГТВ), призначений для спільної роботи з ЦПУ KP580BM80A. Генератор формує: високо-рівневі тактові сигнали Ф1 та Ф2 про незбіжними фазами; тактовий сигнал Ф2Т, за рівнем сумісний з ТТЛ і синхронізований з сигналом Ф2; сигнал STSTB "Строп стану", який, вступаючи на системний контролер, фіксує стан шини даних мікропроцесора; сигнал RESET "Установка".

Генератор опорної частоти при підключенні до висновків XTAL1 і XTAL2 кварцового резонатора забезпечує високу стабільність частоти, яка визначається основний частотою порушення кварцового резонатора. Вихід генератора опорної частоти виведений на зовнішній висновок OSC і з'єднаний всередині мікросхеми з лічильником-дільником, що входять до складу тактового генератора. Тактовий генератор складається з лічильника-дільника на 9, логічних дешифраторів, формують необхідні тактові імпульси, вихідних формувачів і допоміжних логічних схем і тригерів для генерації вихідних сигналів: Ф1.Ф2.Ф2Т, STSTB.

Негативний сигнал STSTB, тривалість якого дорівнює одному періоду частоти опорного генератора, формується мікросхемою КР580ГФ24 при вступі на її вхід з мікропроцесора КР580ВМ80А сигналу SYNC "Синхронізація", що свідчить про початок машинного циклу. При надходженні вхідного сигналу RESIN мікросхема КР580ГФ24 за допомогою тригера Шмітта і тригера Т1 виробляє сигнал RESET, синхронізований з тактовим сигналом Ф2, За сигналом RESET здійснюється установка в початковий стан різних пристроїв мікропроцесорної системи. Наявність в мікросхемі тригера Шмітта дозволяє подавати на вхід RESIN сигнал з пологим фронтом. За допомогою тригера Т2 здійснюється стропування вхідного сигналу RDYIN "Готовність" тактовим сигналом Ф2.

Системний контролер КР580ВК38

Мікросхема КР580ВК38 виконує функцію системного контролера і шинного формувача, здійснює формування керуючих сигналів звернення до ОЗП або до пристроїв вводу / виводу (ПВВ) і забезпечує прийом і передачу 8-розрядної інформації між шиною даних мікропроцесора і системною шиною. Формування сигналів I / OW, MEMW в даній мікросхемі відбувається щодо сигналу STSTB "Строп стану", що дозволяє при застосуванні в мікропроцесорній системі мікросхеми КР580ВК38 використовувати ЗУ і УВВ з більш широким діапазоном швидкодії. Двонаправлений шинний формувач здійснює буферизування 8-розрядної шини даних і автоматичний контроль напрямку передачі даних.

Підключення системного контролера до шини даних мікропроцесора здійснюється за допомогою двонаправлених висновків DO-D7, до системної шини-за допомогою двонаправлених висновків 'DO-'D7. При необхідності за допомогою сигналу BUSEN ​​"Управління системною шиною" висновки 'DO-'D7 системного контролера можуть бути переведені в стан "Вимкнено". Регістр стану виконаний на шести D-тригерах і призначений для зберігання інформації про стан мікропроцесора, що надходить по шині даних DO-D7. Запис в регістр стану здійснюється за сигналом STSTB, що надходить на початку кожного машинного циклу.

Декодувальна матриця в залежності від режиму роботи мікропроцесора, зафіксованого в регістрі стану, і вхідних керуючих сигналів HLDA, WR, DBIN формує сигнал INTA "Підтвердження переривання" або сигнали читання / запису при зверненні до ОЗП.

Контролер пріоритету переривань (КПП) КР580ВН59

Мікросхема представляє собою програмований контролер переривань, який обслуговує до восьми запитів на переривання ЦП, що надходять від зовнішніх пристроїв по лінії IRO - IR7.Схема сполучення з шиною даних - забезпечує взаємодію мікросхеми з зовнішньою шиною даних, використовуючи сигнали CS, WR, RD, A0 комутує внутрішні ланцюга. Низький рівень (0) на вході CS дозволяє підключення м / с до шини, високий рівень переводить її виходи у відключене стан. Сигнал на вході A0 визначає, який регістр буде вибиратися при операціях читання і запису: 1 - буде вибраний маски, 0 - буде вибраний регістр управління / стану або один із системних регістрів, в залежності від попередніх команд. За низького сигналу на входах WR (RD) проводиться запис (читання) вибраного регістра, при цьому на вході CS має бути низький рівень.

Регістр запитів IRR (Interrupt request register) - окремі його біти відповідають входам IRQ. 1 в відповідному розряді показує, що за відповідного входу є запит.

Регістр стану / виконання ISR (Interrupt Status Register) - окремі його біти відповідають за те, які переривання в даний момент обробляються.

Регістр маскування IMR (Interrupt Mask Register) - 1 у відповідному розряді забороняє обробку свого запиту.

Схема контролю пріоритетів - визначає порядок виконання запитів, отриманих за різними входів IRQ.

Режими роботи контролера:

• Режим фіксованих пріоритетів. У цьому режимі пріоритети розставляються в наступному порядку: 7 (найнижчий пріоритет) - біля входу IRQ7, ..., 0 (вищий) - біля входу IRQ0. Обробка запиту з меншим пріоритетом затримується до закінчення обробки запиту з більш високим пріоритетом. Цей режим встановлюється після операції скидання.

• Режим автоматичного зсуву пріоритетів. У цьому режимі останній оброблене переривання отримує нижчий пріоритет, пріоритети інших входів циклічно зсуваються (див. таблицю).

• Режим програмного зсуву пріоритетів. Аналогічний попередньому, але дно пріоритетів встановлюється на переривання з програмно вказуються номером.

• Автоматичне завершення переривання AEOI. У цьому режимі контролер скидає прапор обробки в ISR відразу ж після отримання відповіді від процесора по лінії INTA, тобто в контролер не треба посилати команду завершення переривання EOI. Однак не рекомендується використовувати цей режим, тому що підпрограма обробки для такого режиму повинна допускати повторне входження, а також можлива втрата порядку даних, одержуваних з переривання. У цьому режимі контролер "думає", що обробка переривання відбувається миттєво.

• Режим спеціальної маски. У цьому режимі можна забути про порядок пріоритетів переривань і обробити наявні запити в тому порядку, в якому зручніше. Після скасування режиму старий порядок пріоритетів зберігається.

• Режим опитування. У цьому режимі переривання як такі не відбуваються взагалі. Програма користувача повинна сама опитувати вміст регістра IRR та обробляти поява 1 в його розрядах як запит.

Таблиця 2.1

Розміщення пріоритетів в режимі зсуву пріоритетів

IRQ0	0	1	2	3	4	5	6	7
IRQ1	7	0	1	2	3	4	5	6
IRQ2	6	7	0	1	2	3	4	5
IRQ3	5	6	7	0	1	2	3	4
IRQ4	4	5	6	7	0	1	2	3
IRQ5	3	4	5	6	7	0	1	2
IRQ6	2	3	4	5	6	7	0	1
IRQ7	1	2	3	4	5	6	7	0