Схемотехника / Учебники и методички / potehin

–номера квадратов, описываемых переменными должны соответствовать номерам входов MS;

–все клетки в каждом квадрате должны быть соседними, т. е. при переходе от квадрата к квадрату должен изменяться лишь один аргумент.

С учетом приведенных замечаний сделана разметка приведенной карты.

Вцентре каждого квадрата указан соответствующий ему номер входа D3-D0. Номера входов описываются переменными x3, x2, расположенными на строках и столбцах таблицы, как показано на рис. 4.31, а. Переменные x1, x0 располо-

жены так, чтобы обеспечить чередование соседних клеток в каждом квадрате. В каждой клетке указан номер соответствующего этой позиции минтерма. На эту же карту нанесены нули и единицы реализуемой функции f (x3, x2, x1, x0).

Функции возбуждения находятся индивидуально для каждого квадрата. Правила обводки контуров следующие:

находятся путем обводки контурами логических единиц, расположенных в соседних клетках, как показано на рис. 4.31, а.

а б

Рис. 4.31. Карта Карно а и функциональная схема устройства б

Вход D0 расположен на стыке клеток с номерами 0, 1, 4, 5, причем в трех из них расположены единицы (М0, М4, М5). Обведем единицы двумя конту-

рами и запишем логическое выражение для этого входа: D3 = x0 + х1.

Вход D1 описывается функцией x0 , вход D2 –x0. На входе D3 две единицы расположены по диагонали, их описание не поддается минимизации. Каждая клетка описывается своим выражением, их сумма дает результат:

D3= x1 x0 + x1 x0.

Эта функция именуется как «неравнозначность» и реализуется логической ячейкой 2И-2И-ИЛИ, известной под названием «сумма по модулю 2» или «исключительное ИЛИ».

В результате минимизации получим:

D0 – 4 = x0 + х1; D1 – 4 = x0 ; D2 – 4 = x0 ; D3 – 4 = x1 x0 + x1 x0.

D0 = x0 + х1; D1 = x0 ; D2 = x0 ; D3 = x1 x0 + x1 x0.

131

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Эти результаты приведены в таблицы 5 (столбец 9).

Схема, полученная в результате анализа, приведена на рис. 4.31 – б. Реализуется заданная функция на двух инверторах на входах D1, D2, на

логической ячейке 2ИЛИ (вход D0) и МСХ И-ИЛИ и мультиплексоре 4→1. В результате проектирования получили очень простое устройство, кото-

рое не идет в сравнение по ожидаемым затратам на реализацию исходной функции без преобразований.

Пример 8.

Рассмотрим пример реализации пятиместной функции f(x4, x3, x2, x1, x0) на трехадресном мультиплексоре 8→1 (А = f (x3, x2, x1).

Функция задана в СДНФ суммой минтермов:

F = M0+ M4 +M9 + M11 + M15 + M19+ M28+ M29 + M30+ M31.

Воспользуемся картой для пяти аргументов (рис. 4.32, а). Наряду с разметкой всех клеток на карте отмечены восемь входов мультиплексора (D7 – D0). Старшие разряды функции (x4, x3, x2) являются управляющими сигналами для адресных входов А2 – А0, соответственно. Младшие разряды определяют значения функций, устанавливаемых на входах D7 – D0 мультиплексора

Определим по карте функции входных сигналов на каждом входе MS. На входе D0 имеется всего одна единица (М0 = 1), которую можно опи-

сать выражением х0 х1, причем, на входе D1 имеем такую же функцию. В результате анализа получаем следующие значения управляющих сигналов:

D0 = D1 = х0 х1, D2 = х0, D3 = D4 = х0 х1, D5 = D6 = «0», D7 = «1».

Функциональная схема, реализующая заданную функцию, приведена на рис. 4.32, б.

132

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

В общем случае при реализации функции n переменных n – 1 аргумент является адресной частью и определяет требуемое количество входов мультиплексора – 2n–1. Следовательно, функция четырех переменных может быть реализована на восьмивходовых мультиплексорах, пяти переменных – на шеснадцативходовых мультиплексорах и т. д. При большом числе переменных (n 4)такой формализованный подход вряд ли оправдан, т.к. аппаратные затраты возрастают, а выигрыш необоснован. Более целесообразно в этих случаях синтез комбинационных на мультиплексорах производить с использованием элементов некоторого базиса, например, И, ИЛИ, НЕ и т.д.

В этом случае часть переменных nадр используют в качестве адресов мультиплексора, остальные n – nадр служат для формирования управляющих сигналов по информационным входам.

Пример 9.

Пусть задана переключательная функция четырех переменных f (x4,x3,x2,x1) в виде суммы суммы минтермов:

F = M0 + M3+ M4 + M5 + M8 + M9 + M10 + M11 + M13.

Если переменные x4,x3 будут являться адресами выбора входов Di мультиплексора, тогда карта для данной переключательной функции, будет выглядеть, как показано в табл. на рис. 4.34, а. Квадрант, описанный произведением x4x3 = 00 будет определять вход D0, x4x3 = 01 – первый, x4x3 = 10 – второй и x4x3 = 11 – третий вход мультиплексора. Минимизация функции по каждому входу производится для каждого квадрата индивидуально. Анализ информации, расположенной в перечисленных квадратах, дает следующие результаты:

х1

Рис. 4.34. а – Таблиц истинности; б – функциональная схема

D0 = x2x1 x2x1 = x2 x1; D1 = x2; D2 = 1; D3 =x2x1.

Схемная реализация этой функции приведена на рисунке 4.34, б. Минимизированное выражение для данной функции, полученное по

картам Карно обычным образом, выглядит следующим образом: F = x4x2x1 +x3x2x1 + x3x2x1 +x3x2x1 +x4x3

133

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Для схемной реализации данного выражения требуется пять трехвходовых ЛЭ типа И (два корпуса К555ЛА4 – 3И-НЕ 3) и один корпус К555ЛА3 для реализации логического сложения. Сравнение ранее полученного решения с данным показывает, что первый вариант выигрывает по сравнению со вторым по числу используемых корпусов МСХ и сложности монтажа.

Пример 9.

Синтез комбинированных схем с пятью переменными x5, x4, x3, x2, x1 можно вести на восьмивходовых мультиплексорах (трехадресном). В качестве адресных сигналов можно выбрать переменные x5, x4, x3, а информационные сигналы формировать из переменных x2,x1. Рассмотрим пример схемной реализации переключательной функции, представленной в таблице на рис. 4.35. а, на восьмивходовом мультиплексоре.

Рис. 4.35. а – Таблица истинности; б – функциональная схема устройства

Адресные переменные x5, x4, x3 задают номер квадрата, который соответствует такому же номеру информационного входа. Логическое выражение, описывающее функцию внутри каждого квадрата, определяют характер входного сигнала на данном входе.

При диагональном расположении единиц описывающая функция является ”равнозначностью” или “неравнозначностью” x2 и x1, одна “единица” в квадрате описывается логическим произведением входных переменных (x2 x1), а горизонтальное или вертикальное расположение двух “единиц” дает прямое или инверсное значение одной из входных переменных.

Минимизированное выражение для данной переключательной функции полученное традиционным способом, дает следующий результат:

F X5 (X4X3 X4X1 X3X2 X2X1) X5 (X4 X3 X1 3 X4 X2X1 X4X3 X2 )

X5 X4 X3 X2 X1.

Сравнение полученных результатов показывает, что использование мультиплексоров для реализации логических функций во многих случаях оказывается оправданным.

134

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Рис. 4.36. Два сравниваемых четырехразрядных числа

При сравнении двух одноразрядных кодов можно не составлять таблицу истинности, поскольку для совпадения кодов достаточно, чтобы оба разряда попарно были равны нулю или единице. Совпадение кодов означает равенство чисел во всех разрядах: a3= b3, a2= b2, a1= b1, a0= b0.

Произвести сравнение содержимого двух ячеек можно с помощью ЛЭ «равнозначность», реализующих функцию

Ri = ai bi + ABi i = ai ≡ bi

или ЛЭ элемента «неравнозначность», который выдает инверсное значение

Ri ABi i Bi Ai ABi i ABi i .

Результаты побитного сравнения кодов Ri необходимо логически перемножить

R = Rn Rn-1... R1 R0,

Проведя простые преобразования по правилу отрицания, получим

R Rn Rn 1 ... R1 R0,

R (An Bn) ... (A2 B2) (A1 B1) (A0 B0).

На рис представлен вариант функциональной схемы, сигнализирующей о равенстве двух четырехразрядных кодов.

Построение схемы, выявляющей большее (или меньшее) из двух сравниваемых чисел, рассмотрим на примере сравнения двух двоичных чисел.

Рассмотрим синтез схемы, выявляющей большее ( меньшее) из двух сравниваемых чисел (кодов). Считаем, что как и прежде число А(3 ÷ 0) и чис-

Рис. 4.37. Функциональная схема четырехразрядного компаратора, выявляющего равенство кодов

ло В (3 ÷ 0) представлены четырехразрядными кодами

А = a3 a2 a1 a0 и B = b3 b2 b1 b0.

Схема должна обеспечить на выходе сигнал N, равный единице в случае, когда А>B. Если же A≤B, то сигнал на выходе такой цепи должен быть равен 0. Как и в десятичной арифметике, сравнение начинают со старшего разряда. Старший разряд числа А(a3) больше старшего разряда числа В(b3) только в том случае, если a3 = 1, b3 = 0. Логическое выражение, фиксирующее это, запишется как

N3 = ABi i = 1.

136

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Отсюда следует вывод что при N3 = 1, число А(3 ÷ 0) больше числа В (3 ÷ 0). В случае, когда превышения А>B не выявлено, необходимо проверить эти

разряды на равенство a3= b3. Если равенство не подтверждается, следует вы-

вод, что a3 < b3 и число А(3 ÷ 0) < В(3 ÷ 0).

Если равенство a3 = b3 подтверждается (R3 = 1), следует зафиксировать этот факт и перейти к сравнению рядом расположенного младшего разряда.

Находим значение N2 = ABi i и умножаем его на R3:

N’2 = R3 N2 .

Если произведение равно 1, это обозначает что А(3 ÷ 0) > В(3 ÷ 0).

В случае, когда неравенство не выявлено, проверяем на равенство a2 и b2. Найденное значение R2 используем для проведения третьей итерации с битами a1 и b1. На третьем этапе получим выражение

N’1 = R3 R2N1.

При равенстве a1 и b1 проводим последнюю итерацию с битами a0 и b0, на которой найдем

N’0 = R3 R2 R2 N0.

Итоговое выражение для определения того что А(3 ÷ 0) > В(3 ÷ 0) будет являться суммой найденных промежуточных значений N’i:

N = N3 + N’2 + N’1+ N’0 = N3 + R3N2 + R3 R2N1 + R3 R2 R2 N0.

Для получения логической функции, которую должна реализовать схема, нужно взять за основу ячейку, сравнивающую одноразрядные коды. При этом очевидно, что Аi>Bi, если Аi =1 а Вi = 0, т.е.

N'n 1 (An 1 Bn 1)Rn 1.

Рассуждая таким образом, получим:

N'n 2 (An 2 Bn 2)Rn Rn 1;

N'n 3 (An 3 Bn 3)Rn Rn 1 Rn 2;...

N'1 (A1 B1)Rn Rn 1...R2;

N'0 (A0 B0)Rn Rn 1...R2 R1.

Если хотя бы одно значение N'i окажется равным единице, то на выходе дизъюнктора N N'n N'n 1 ... N'1 N'0 установится высокий уровень, указывающий на то, что A > B.

Сигналы Ri, полученные по ходу решения задачи, можно использовать для реализации функции R, указывающей на равенство кодов.

Если буквой Mi обозначить функцию, принимающую уровень лог. 1 при

Ai < Bi (Mi = AiBi ), то формулу для Ri можно записать в следующем виде:

Ri Ni Mi Ni Mi.

Это означает, что Ri = 1 в том случае, когда ai = bi.

Реализовать устройство, выявляющее большее число можно на ЛЭ низкой степени интеграции, хотя в этом нет необходимости, поскольку в разных сериях имеются цифровые четырехразрядные компараторы. Примером могут служить микросхемы К564ИП2, 1554СП1, выпускаемые отечественной промышленностью.

137

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

При равенстве чисел А и В во всех разрядах на выходе схемы появляется значение логической единицы. Схема показывающая большее из двух чисел реализована на четырех элементах «ИЛИ-НЕ» и одном четырехвходовом элементе «ИЛИ». При А>В на выходе схемы появляется значение логического нуля, а при А<В на выходе появляется значение логической единицы. Схема изображена на рисунке 4.37.

4.4.1. Цифровые компараторы

Цифровые компараторы 555, 561, 564, 1533, 1554 серий в функциональном отношении близки друг к другу. Они определяют равенство или неравенство сравниваемых четырехразрядных чисел, имеют дополнительные входы для наращивания разрядности.

На рис. 4.23 приведено условное графическое обозначение ИС К564ИП2. Числа, подлежащие сравнению, подаются на входы А0 - А3 и B0 - B3 (А3 и B3 – старшие разряды). Результаты сравнения появляются на выходах A > B, A = B, A <B. Микросхема имеет расширяющие входы A < B, A = B, A > B, что позволяет наращивать разрядность сравниваемых чисел без привлечения дополнительных элементов. Если используется только один корпус ИП2, то на вход A = B необходимо подать высокий уровень, а на вход A > B и A < B – низкие уровни.

При каскадировании микросхем входы расширения можно использовать для программирования выполняемых функций (таблица 1.1). Для удобства описания выполняемых функций введем следующие обозначения:

A = A3 A2 A1 A0, B = B3 B2 B1 B0 – входные двоичные слова;

f>, f=, f< - двоичный код на входах наращивания разрядности, соответст-

венно, >, =, <;

f>, f=, f< - сигналы на выходах микросхемы, соответственно, >, =, <;

Рис. 4.37. Условное графическое обозначение ИС К564ИП2

Функции, реализуемые МС К564ИП2, запишутся в следующем виде:

f f

F= = f=·F(A = B); F< = f< F(A < B);

F> = f>·[F(A = B) f f F(A = B)].

138

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

Функции программируются с помощью входов A > B, A = B, A < B (4, 6, 5) и соответствуют таблице программирования (табл. 4.7.).

Таблица 4.7.

Для включения компаратора в режим сравнения двух 4-х разрядных чисел необходимо на вход (A = B) подать уровень лог. 1 (H), на входы > и < можно подать логический ноль (на входе «больше» можно также установить высокий уровень).

Для наращивания разрядности используют следующие способы:

последовательное включение компараторов;

параллельное включение;

комбинированное – параллельно – последовательное и пирамидльное.

На рис. 4.38. показана 8 - ми разрядная схема сравнения двоичных чисел, построенная на двух 4 - х разрядных ИС К564ИП2. На входы А > B и A < B первой МСХ (сравнение младших разрядов числа) установлено низкое напря-

DD1 DD2