Схемотехника / Учебники и методички / potehin

Шинные формирователи переводятся в режим передачи входного сигнала на выход низким уровнем управляющего сигнала на входе Е. Передача на выход осуществляется без инверсии входного сигнала. Магистральный элемент в

Рис 4.59. 16-разрядное АЛУ с блоком ускоренного переноса (микросхема 1533ИП4)

режиме запрета находится в выключенном состоянии (Z состояние) и практически не потребляет ток от нагрузки.

Каждая МСХ содержит в корпусе четыре магистральных усилителя (рис. 4.61, а), обладающих повышенной нагрузочной способностью и способных переходить в третье состояние Z. В третье состояние выход каждого канала переводится с помощью сигнала Е = 0 (рис. 4.61, б).

Микросхема К1533АП16- является двунаправленным формирователем сигналов для управления магистралями (шинами) в цифровых вычислитель-

Рис 4.60. – КР1554АП3, КР1554АП5: условное изображение– a), функциональная схема – б); условное изображение КР1555АП4 – в)

ных устройствах. Она представляет собой четырехканальные коммутаторы, имеющие в каждом канале одну шину только для приема информации (Аi),

161

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

одну шину только для выдачи (Сi), и одну двунаправленную шину приема и выдачи (Вi). Передача информации происходит без инверсии информационных сигналов. Условное обозначение ИС1533АП16 приведено на рис. 4.62.

DI – Data Input (входные данные); DD – Data Output (выходные данные);

DB – Data Bus Didirectional (двунаправленная шина данных); CS – Chip Select (выбор кристала);

Рис 4.61 – Условное графическое обозначение ИС К555ЛП8 (a) функциональная схема одного элемента (б)

а

а

Рис 4.62. – Условное графическое изображение КР1533АП16 –а), функциональная схема – б)

DIEN (DN) – Data Input Enable (разрeшение ввода данных; управление направлением передачи данных).

При управляющих сигналах DIEN = CS = 0 идет передача данных от Аi на выход Вi. При DIEN = 1, CS = 0 – передача от Вi на Сi и при DIEN = CS = 1 пе редача отсутствует, все выходы находятся в третьем состоянии (Z- состояние).Микросхема К589АП26 отличается от АП16 лишь инверсными выходами Вi иСi.

162

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

4.7.2. Приемопередатчики

Приемопередатчики 1564ИП6, 1554ИП7

Приемопередатчики (Transceivers) широко используются при построении микропроцессорных систем. Драйверы применяются для буферирования шины адреса и управляющих сигналов микропроцессоров, выполненных по n - МОП технологии, нагрузочная способность которых мала – один вход ИС серии ТТЛ. Все микропроцессоры имеют двунаправленную шину данных, следовательно, для буферирования этой шины как со стороны внешних устройств требуются двунаправленные драйверы, называемые приемопередатчики.

К1564ИП7 – а), функциональная схема К555ИП7 – б)

Некоторые узлы могут иметь раздельные входные и выходные шины данных, а другие – двунаправленные шины данных. Это обуславливает выпуск двух типов приемопередатчиков: с одной двунаправленной шиной и с двумя двунаправленными шинами. Одноименные разряды двунаправленной системной шины данных от разных устройств выполняются на логических схемах ИЛИ, поэтому все приемопередатчики выполняются либо с Z- состоянием выходов, либо с открытым коллектором. По этой же причине и драйверы должны иметь аналогичные выходы. Микросхемы К1564ИП6 и К1564ИП7 (рис. 4.63) – четырех шинные приемопередатчики с инверсией и без инверсии выходного сигнала, соответственно.

Передача информации происходит от одного вывода к другому как в прямом, так и в обратном направлении, возможно также отключение выводов

163

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

друг от друга. Каждая схема состоит из десяти триггеров Шмитта, два из которых являются управляющими. Восемь триггеров включены попарно. Каждый вход первого триггера А соединяется с выходом второго триггера В и об-

разуют один вывод A (А). Выход первого триггера А соединяется с входом второго триггера В, и так образуется второй вывод схемы. Эти два вывода образуют одну шину приемопередатчика вход-выход или выход-вход.

Микросхема ИС КР1564АП6- восьмиканальный двунаправленный формирователь с тремя состояниями на выходе (рис. 4.64). Управление венти-

лями производится сигналами Т Е при передачи сигналов от Аi к Вi и T Е при передачи от Вi к Аi (T – Transmit – передатчик). Сигнал Е разрешает работу микросхемы, а сигнал Т – задает направление передачи данных. При Е = 1 и

б

а

Рис 4.64 – Условное графическое отображение К556АП6 – а), функциональная схема – б)

любом состоянии Т все выходы микросхемы находятся в третьем состоянии (состояние Z).

Часть 3

Устройства последоательностного действия

Глава 5

Последовательностные устройства

5.1. Общие сведения

Последовательностная схема – это такая логическая схема, выходные сигналы которой определяются не только текущими значениями входных сигналов, но зависят также от последовательности значений входных сигналов в прошлом.

Состояние (state) последовательностной схемы - это совокупность переменных состояния (state variables), значения которых в любой указанный

164

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

момент определяются теми состояниями, которые она прошла (имела) в прошлом.

Изменение состояния последовательностных схем происходит, как правило, в моменты времени, задаваемые тактовым сигналом (clock) от внешнего источника. На рис. 5.1 приведены временные диаграммы и терминология для типичных тактовых сигналов.

Рис. 5.1 Тактовые сигналы: а – с высоким активным уровнем; б – с низким активным уровнем

Принято считать, что активным у тактового сигнала является высокий уровень, если состояние изменяется в момент, задаваемый нарастающим фронтом тактового сигнала, или тогда, когда тактовый сигнал имеет высокий

(H) уровень HIGH; в противном случае говорят, что активным у тактового сигнала является низкий (L) уровень LOW. Периодом тактового сигнала tрег (clock period) называют отрезок времени между соседними переходами, совершаемыми сигналом в одном и том же направлении, а частотой тактового сигнала fг (clock frequency) - величину, обратную периоду. Переход сигнала с низкого уровня на высокий часто называют фронтом tф, а переход с высокого уровня на низкий – срезом tс (спадом). Длительностей периода составляет сумма длительностей высокого tи и низкого уровней tн одного периода. Выраженное в процентах относительное время, в течение которого тактовый сигнал имеет активный уровень, являет собой коэффициент заполнения (duty cycle) Кз. Период также именуют тактом системных часов (clock tick).

Последовательностная схема (feedback sequential circuit), благодаря на-

личию обратных связей, обладает памятью. Схемами с памятью являются стандартные узлы типа защелок и триггеров, используемые в качестве готовых блоков при проектировании.

5.2. Элементы с двумя устойчивыми состояниями

Простейшая последовательностная схема состоит из пары инверторов, охваченных петлей обратной связи, как показано на рис. 5.2. У этой схемы нет

входов и есть два выхода Q иQ (Q_L).

165

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

инверторов по постоянному току.

Точки равновесия можно найти графически – это точки, в которых пересекаются кривые, изображающие передаточные характеристики. Всего точек равновесия три. Две из них, отмеченные как «устойчивое равновесие» (stable state), соответствуют тем состояниям, когда сигнал на выходе Q имеет значение 0 (низкий уровень – Н) или 1 (высокий уровень – В).

Третья точка, отмеченная как «неустойчивое равновесие» (метастабиль-

ное состояние, metastable state), соответствует случаю, когда напряжения Vвых1 и Vвых2 находятся примерно посередине между высоким и низким значениями напряжений. Если бы получилось поставить схему в это состояние, то схема могла бы оставаться в этом состоянии (теоретически) неограниченно долго. Это положение иллюстрируется рис. 5.4, на котором стальной шарик под воздействием внешней силы переходит из одного устойчивого положения 1 в другое устойчивое положение 2.

Нетрудно заметить, что установить шарик посредине черезвычайно трудно – это точка неустойчивого положения (метастабильная).

5.3. Триггеры-защелки SR

Триггером (flip-flop) называют последовательностная схема, обладающее двумя устойчивыми состояниями и переходящее под действием управляющих сигналов из одного устойчивого состояния в другое. Строятся такие триггеры на логических элементах (ЛЭ) И-НЕ, ИЛИ-НЕ. Традиционно триггером (flipflop) называется последовательностная схема, состояние которой изменяется только в моменты времени, задаваемые тактовым сигналом. Большинство

Рис. 5.4. Шарик, катающийся по линейке (качели)

разработчиков использует название «защелка» (latch) для последовательностной схемы, которая чувствительна к изменениям сигналов на ее входах непрерывно в течение всего времени, и значения сигналов на выходах такой схемы могут изменяться независимо от тактового сигнала.

5.3.1. SR-защелка на ЛЭ ИЛИ-НЕ

На рис. 5.5, а) приведена схема элементарной SR-защелки, собранной на вентилях ИЛИ-НЕ. Схема имеет два управляющих входа S и R и два симмет-

рично расположенных выхода Q и Q (может обозначаться QN, Q_L или Q’).

167

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

а б в

Рис. 5.5. a – SR –триггер: принципиальная схема на ЛЭ ИЛИ-НЕ; б – условное графическое обозначение; в – таблица истинности

Условное графическое обозначение приведено на рис. 5.5, б. На поле управляющих сигналов обозначаются сигналы, на основном поле – одна буква Т (триггер) и на поле выходных сигналов обозначение Q, причем на верхнем выходе сигнал прямой, на втором выходе сигал инвертируется. На третьем рисунке расположена таблица истинности (рис. 5.5, б).

По таблице можно заключить, что при S = R = 0 триггер сохраняет состояние, которое было на предыдущем такте Qn (last). При S = 1, R = 0 триггер «включается» – на его прямом выходе устанавливается 1. Сигнал S устанавливает (set) или задает (preset) состояние при котором выходной сигнал Q равен 1. При R = 1, S = 0 триггер «выключается» – на прямом выходе низкий уровень. Сигнал R сбрасывает (clear) или очищает схему, в результате чего выходной сигнал Q становится равным нулю. Если на оба входа подать одновременно высокий уровень S = R = 1, то возникнет ситуация когда оба выхода имеют низкий уровень, т.е. «обнулены». При одновременном снятии входных сигналов возникает ситуация неопределенности, поскольку в конечном счете неизвестно в какое состояние перейдет триггер 0 или 1. Поэтому такая комбинация сигналов получила название «запрещенной». Фактически сигналы, как правило, заканчиваются не одновременно, поэтому тот сигнал, который снимется позднее и определит состояние триггера.

На рис. 5.6. представлено функциональное поведение SR-защелки при воздействии на нее типичной последовательности входных сигналов. На рис. 5.6, а показаны задержки распространения сигналов (propagation delay) в

триггере-защелке. В исходном состоянии на входах S, R низкие уровни, на прямом выходе уровень 0, на инверсном выходе высокий – 1. Установим на входе D2 сигнала высокий уровень S. Спустя время t0, необходимое для прохождения сигналом от входа до выхода вентиля D1, произойдет переключение выходного сигнала Q на низкий уровень. Низкий уровень сигнала Q поступает на вход вентиля D1 и переключает его. В результате чего на прямом выходе Q установится 1, На это переключение потребовалось еще одна задержка t0, в результате чего общая задержка будет равна 2t0 по отношению к моменту подачи входного сигнала S.

Теперь подадим на вход второго вентиля сигнал R, чтобы вернуть

168

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

защелку к исходному состоянию. Переключение Q пройдет через t0, инверсный выход переключится только через 2t0. Задержки переключения на выходах триггера защелки не только различаются по величине, но и зависят от того какой и куда подается сигнал.

а б

Рис 5.6. SR-защелки: а – задержки переключения; б – типичное функционирование

Вторая часть временных диаграмм на рис. 5.6, б показывает ттипчный случай управления тригером (эти моменты отмечены цифрами 1 и 2) и не типичный случай в моменты времени 3 и 4. Установим высокий уровень

сигнала S = 1 при R = 0, на выходе Q уровень переключится в 0. Лог. 0 поступит на вход D1, на выходе последнего установится 1 – это режим установки 1 (отмечен цифрой 1). Удерживая сигнал S = 0, подадим на вход R высокий уровень, на прямом выходе установится 0 (цифра 2 на диаграммах). Третий вариант, когда во время установки 1 одновременно подать сигнал сброса (цифры 3 и 4 на рис. 5.6, б). Такая комбинация является «запрещенной» – на выходах одновременно установлены низкие уровни.

После снятия сигнала R ситуация нормализуется – Q = 1, Q = 0.

5.3.2. SR-защелка на ЛЭ И-НЕ

На рис. 5.7, а представлена S R -защелка, выполненная на двух вентилях И-НЕ D1 и D2. На том же рисунке дано условное графическое обозначение

S =R -защёлки (рис. 5.7, б) и таблица функционирования (рис. 5.7, в). Особенности функционирования S R -защелки связаны с тем, что для ЛЭ И-

а б в

Рис. 5.7. SR –триггер: принципиальная схема на ЛЭ ИЛИ-НЕ a; условное графическое обозначение б; таблица истинности в

НЕ активными уровнями управления являются низкие уровни. На УГО об

169

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)

170

Print to PDF without this message by purchasing novaPDF (http://www.novapdf.com/)