Цифровые устройства и микропроцессоры

70

Бит 2 (ADI). Предназначен только для систем на базе микропроцессо-

ров 8080/8085.

Бит 1 (SNGL). Показывает, каскадируется ли 8259А с другими контрол жет ы. Бит SNGL = 1, когда в системе прерываний имеется один контроллер.

Бит 0 (IC4). Устанавливается в 1, если в последовательности инициализации выводится ICW4. В системе с микропроцессорами 8086/8088 этот бит должен всегда содержать 1, так как бит 0 в ICW4 должен быть установлен в 1.

Биты 7-3 ICW2 загружаются из соответствующих бит второго байта, выводимого ЦП при инициализации 8259А, а биты 2-0 устанавливаются в соответствие с уровнем приоритета запроса прерывания, например запрос на ли же IR6 загружает в эти биты код 110. Слово ICW3 предназначено для систем с несколькими контроллерами прерываний и выводится, если только SNGL== = 0 (см. раздел 8.3.2). Слово ICW4 выводится, если только бит 0 (IC4) установлен в 1; в противном случае содержимое ICW4 сбрасывается.

Биты ICW4 имеют следующие определения:

Биты 7-5. Всегда содержат 0.

Бит 4 (SFNM). Если установлен в 1, применяется специальный вложенный режим, предназначенный для систем с несколькими 8259А и рассматриваемый далее.

Бит 3 (BUF). Состояние BUF = 1 означает, что SP#/EN# служит выходом для запрещения системных приемопередатчиков 8286, пока ЦП вводит данные из 8259А. Если приемопередатчиков нет, BUF должен быть сброшен в О и в системах с одним контроллером на вход SP#/EN# следует подать 1.

Бит 2 (M/S). Этот бит игнорируется, если BUF = 0. В системах с одним контроллером этот бит должен содержать 1; в противном случае он должен быть в состоянии 1 для ведущего контроллера и в состоянии 0 для ведомых контроллеров.

Бит 1. (AEOI). Если AEOI = 1, в конце второго импульса INTA# сбрасывается бит ISR, который вызвал прерывание.

Бит 0 (JuPM). Состояние JuРМ == 1 показывает, что контроллер находится в системе па базе микропроцессоров 8086/8088. Нулевое состояние подразумевает систему на базе микропроцессоров 8080/8085.

Типичный фрагмент установки содержимого ICW имеет следующий вид (четный адрес 8259А равен 0080):

Первые две команды определяют запуск запросов фронтом, наличие в системе одного контроллера и необходимость вывода ICW4. Следующие две команды задают 5 старших бит типа прерывания равными 00011. Слово

71

ICW3 не выводится, так как SNGL = 1; следовательно, последние две команды определяют ICW4 = 0D, которое сообщает следующую информацию: специальный вложенный режим не применяется, сигнал SP#/EN# используется для запрещения приемопередатчиков, контроллер является ведущим, для сброса бита ISR необходим приказ EOI, контроллер 8259А работает в системе на базе микропроцессоров 8086/8088.

Имеется три слова OCW рабочих приказов. Слово OCW1 применяется для маскирования запросов прерываний; если бит маски, соответствующий запросу прерывания, содержит 1, запрос блокируется. Слова OCW2 и OCW3 предназначены для управления режимом контроллера и приема приказов EOI В OCW1 байт выводится с указанием нечетного адреса 8259А, а в OCW2 и OCW3 – с указанием четных адресов. Слово OCW2 отличается от OCW3 содержимым бита 3 байта данных. Если бит 3 содержит 0, байт помещается в OCW2, а если он содержит 1 – в OCW3. Оба слова OCW2 и OCW3 отличаются от 1CW1, которое также использует четный адрес, значением бита 4 данных. Если бит 4 равен 0, то байт помещается в OCW2 или OCW3 в зависимости от состояния бита 3. Неоднозначности интерпретации слов ICW2, ICW3, ICW4 и OCW1, использующих нечетный адрес, не возникает, так как слова инициализации должны всегда следовать за ICW1, как этого требует последовательность инициализации, и в середине этой последовательности вывод в OCW1 производить нельзя.

Обратимся к рис. 17. Биты L2-LO в OCW2 обозначают уровень IR, бит 5 предназначен для задания приказов EOI, а биты 6 и 7 управляют уровнями IR. Напомним, что, когда бит AEOI в ICW4 содержит 1, установленный запросом бит ISR автоматически сбрасывается в конце второго импульса INTA#. Если же AEOI = 0, бит ISR необходимо явно сбрасывать приказом EOI, который заключается в выдаче OCW2 с установленным в 1 битом 5. Когда выдается приказ EOI, четыре возможные комбинации бита 7 (бит R – ротации) и бита 6 (бит SL — установки уровня) приведены в табл. 17.

Биты OCW2 сохраняются в 8259А только на время выполнения OI. Обычно запрос на линии IRO имеет наивысший приоритет, на линии

IR1 — следующий меньший и т. д. Когда появляется первый импульс INTA, шифратор приоритетов разрешает только незамаскированному запросу с

72

наибольшим приоритетом установить свой бит ISR. Так как три младших бита ICW2 (слово ICW2 указывает тип прерывания и определяет адрес указателя прерывания) определяются тем, какой бит ISR установлен, то и адрес процедуры прерывания зависит от установленного бита ISR. Следовательно, первой начинается процедура прерывания устройства, подключенного к входу IR с наибольшим приоритетом, а остальные запросы должны ожидать разрешения дальнейших прерываний.

В режиме обычных приоритетов при установленном бите ISRn шифратор приоритетов не распознает запросов на линиях IR7-IR(n + 1), но распознает незамаскированные запросы на входах IR(n – 1)-IRO. Следовательно, если в процессоре флажок IF == 1, запросы с приоритетами выше обрабатываемого вызывают прерывание текущей процедуры прерывания, а запросы с меньшими приоритетами ожидают и обрабатываются в соответствии со своими приоритетами по мере сброса бит ISR с большими приоритетами. Если AEOI = 1, соответствующий прерыванию бит ISR автоматически сбрасывается в конце второго импульса INTA#. Когда же AEOI == 0, бит ISR должна сбрасывать процедура прерывания посредством установки бита 5 в OCW2.

Рассмотрим пример режима обычных приоритетов, приняв первоначально, что AEOI == 0 и все биты ISR и IMR сброшены. Предположим также, что, как показано на рис. 8.18, одновременно появляются запросы IR2 и IR4, затем появляется запрос на IR1 и последним появляется запрос на IR3. Сначала устанавливается бит ISR2 и начинает выполняться процедура прерывания, ассоциируемая с запросом IR2. После того как эта процедура устанавливает IF = 1 и появляется запрос IR1, устанавливается бит ISR1 и полностью выполняется процедура обслуживания запроса IR1. При своем выполнении она должна установить IF = 1 и выдать необходимый приказ для сброса ISR1. При возврате в процедуру IR2 сбрасывается бит ISR2. Затем устанавливается ISR4 и начинается его процедура, в течение которой возникает запрос IR3. Он подтверждается сразу же после установки IF = 1, устанавливается бит ISR3 и инициируется процедура обслуживания IR3. До своего завершения эта процедура должна сбросить ISR3 и установить IF = 1. Осуществляется возврат в процедуру IR4, которая перед возвратом в процедуру IR2 должна сбросить ISR4. Процедура IR2, которая уже сбросила бит ISR2, осуществляет обычный возврат в прерванную программу. (Отметим, что если флажок IF не устанавливается в самой процедуре, дальнейшие прерывания не обрабатываются до завершения процедуры, т. е. до выполнения команды IRET.)

Единичное состояние бита 5 в OCW2 обычно осуществляет сброс бита ISR с максимальным приоритетом (т. е. последнего установленного бита ISR). Но бит ISR можно сбросить явно, выдавая OCW2, в котором биты R, SL и EOI содержат комбинацию 011, а поле L2-LO идентифицирует номер сбрасываемого бита. Если, например, в OCW2 посылается байт 01100011, сбрасывается бит ISR3.

73

Кроме рассмотренного режима обычных приоритетов, приказ OCW2 может циклически изменять приоритеты, назначая низший приоритет любому из уровней IR. В этом случае остальные приоритеты изменяются так, как будто обычное упорядочивание « поворачивается вкруговую». Если, например, низший приоритет назначен IR4, получается следующий порядок приоритетов:

IR5, IR6, IR7, IR0, IR1, IR2, IR3, (R4.

Здесь IR5 «поворачивается» в позицию высшего приоритета. Циклическое изменение определяет комбинация 10 бит R и SL. Если эти биты содержат 11, низший приоритет назначается IR, определяемому полем L2-LO. Если, например, высший приоритет имеет IR5 и в OCW2 загружается байт 10100000, получается следующий порядок приоритетов:

IR6, IR7, IR0, IR1, (R2, IR3, IR4, IR5.

Когда же в OCW2 посылается байт 11100010, приоритеты упорядочиваются таким образом:

IR3, IR4, !R5, IR6. IR7, IR0, iR1, (R2.

Биты R и SL влияют на работу и когда EOI = 0. В этом случае комбинация R = 1 и SL = 0 вызывает автоматическое циклическое изменение приоритетов, когда AEOI == 1, а комбинация R = SL = 0 выключает это действие. Комбинация R == SL = 1 и EOI = 0 назначает низший приоритет запросу, определяемому полем L2-LO, без выдачи приказа EOI = 0. Оставшаяся комбинация R = 0 и SL == 1 не производит никаких действий.

В слове OCW3 биты ESMM (разрешение режима специальной маски) и SMM (режим специальной маски) можно использовать для отмены рассмотренных выше режимов. Если в OCW3 посылается байт, в котором ESMM = = SMM = 1, незамаскированные запросы прерываний обрабатываются по мере их появления (если флажок IF в процессоре содержит 1) и порядок их приоритетов игнорируется. Посылка в OCW3 байта, в котором ESMM = 1 и SMM = = 0, восстанавливает приоритетное упорядочивание запросов. Если, наконец, в OCW3 посылается байт с битом ESMM = 0, бит SMM не действует и режим специальной маски не изменяется.

Бит Р (полинга, опроса) переводит контроллер в режим опроса. В этом режиме предполагается, что процессор не воспринимает прерываний (IF = 0) и необходимо опрашивать запросы прерываний в IRR. Когда Р = 1, следующий сигнал RD вызывает установку соответствующего бита в ISR, как будто получен импульс INTA#, и передает в регистр AL процессора байт со следующим форматом:

1 – – – – W2 W1 W0

Здесь I=1 показывает наличие запроса прерывания, а поле W2 = WO содержит уровень IR прерывания с наибольшим приоритетом. Пусть, например. Р = 1, существует такое упорядочивание приоритетов

IR3, IR4, IR5, IR6, IR7, IR0, IR1, IR2

74

и имеются незамаскированные прерывания на IR4 и IR1. Тогда команда IN AL,80H (где 0080 – четный адрес контроллера) загружает в регистр AL следующий байт:

1 – – – – 1 0 0

Когда Р = 0, содержимое IRR или ISR можно считать в регистре AL установкой RR = 1 и выполнением команды IN AL,80H. Если во время выполнения команды IN бит R1S = 0, вводится содержимое IRR, а в противном случае – содержимое ISR. Содержимое IMR можно считать в любой момент времени, пользуясь нечетным адресом контроллера 8259А, например, при прежнем назначении адресов команда IN AL,81H вводит в AL содержимое IMR.

Так как биты OCW3 (кроме бита ESMM) определяют, находится ли контроллер в режиме специальной маски и какая информация выдается на шину данных при считывании, они сохраняются до изменения следующим выводом в OCW3. Например, когда Р = 0, RR == 1 и R1S = 0, любое считывание по четному адресу до посылки в OCW3 нового байта осуществляет ввод

впроцессор содержимого IRR.

Взаключение рассмотрим, что произойдет, когда на запросы влияют помехи. На входе IR должен сохраняться высокий уровень до фронта первого импульса INTA#. Если это условие не удовлетворяется, контроллер «моделирует» 1 на входе IR7. Таким образом, если устройство к входу IR7 не подключено, запросы по этой линии показывают наличие помех на других линиях запросов и процедура прерывания IR7 служат процедурой «очистки» помех. Если на вход IR7 подключено устройство, этот способ обнаружения помех мех все же можно использовать, так как запрос от устройства установит г ISR7, а «запрос» помехи на линии IR7 не воздействует на ISR7. Следовательно, процедура IR7 может различить эти два события, считывая ISR и проверяя бит 7.

Система прерываний с несколькими контроллерами. Схема системы прерываний с несколькими контроллерами 8259А представлена на рис.18. На ней не показаны шинные драйверы, но их можно подключить в соответствии с рис. 18. Выход SP#/EN# ведущего контроллера подключен к приемопередатчикам шины данных, а на входы SP#/EN# ведомых приборов подан уровень 0. Показан только один ведомый 8259А, но аналогично подключаются еще до 7 контроллеров, что обеспечивает максимум 64 линии запросов прерываний. При разработке дешифратора адреса каждому контроллеру необходимо назначить свою пару адресов в пространстве ввода-вывода. Драйверы на линиях CAS2-CASO могут и не потребоваться в зависимости от расстояний между ведущим и ведомыми контроллерами.

Врассматриваемой системе необходимо инициализировать ведущий и ведомые контроллеры. Ведущий инициализируется, как описано выше, но бит SNGL должен быть 0 и потребуется загружать слово ICW3. В каждый бит ICW3, для которого соответствующий вход IR подключен к ведомому прибору, необходимо записать I, а в остальные биты записываются нули. Бит

75

SFNM устанавливается в 1 для организации специального вложенного режима. При инициализации ведомых контроллеров бит SNGL должен содержать 0. Также образом, для каждого ведомого прибора потребуется ICW3, но у каждого прибора это слово несет различное содержание. Слово ICW3 имеет следующий формат:

0 0 0 0 0 ID2 ID1 ID0

Три младших бита определяют код идентификации ведомого контроллера. Он должен совпадать с номером той линии запроса ведущего контроллера, к которой подключается выход INT.

Сигнал INT == 1 ведомого контроллера подается на соответствующий вход IR ведущего 8259А. Если IMR и шифратор приоритетов не блокируют этот сигнал, он посылается в процессор через выход INT ведущего контроллера. Когда процессор возвращает сигнал INTA#, ведущий контроллер не только устанавливает бит ISR и сбрасывает бит IRR, но и проверяет соответствующий бит в ICW3 — возникло прерывание от ведомого прибора или нет. В случае прерывания от ведомого контроллера ведущий выдает на линии CAS2-CASO номер уровня IR; в противном случае он помещает содержимое ICW2 на шину данных и не выдает сигналов на линии CAS2-CASO. Сигнал INTA# поступает во все ведомые 8259А, но его воспринимает только тот прибор, код идентификации которого соответствует номеру, выданному ведущим прибором на линии CAS2-CASO. В выбранном ведомом приборе соответствующий бит ISR устанавливается, соответствующий бит IRR сбрасывается, а содержимое его ICW2 выдается на шину данных. Так как 1CW2 содержит тип прерывания, в процессе инициализации важно загрузить однозначные комбинации в ICW2 ведущего и ведомых приборов. Для этих приборов требуются приказы EOI, если их биты AEOI содержат 0.

За исключением реакции на сигнал INTA действия всех приборов в системе одинаковы. Аналогично же производится управление их режимами и считывание регистров. Однако имеется одно исключение. Если бит SFNM в ICW4 ведущего контроллера инициализирован на 1, он вводит специальный режим, который применяется с режимом обычных прерываний и AEOI = 0. В этом случае ведущий контроллер разрешает незамаскированным запросам с достаточным приоритетом проходить на выход INT, даже если соответствующий бит ISR уже установлен в 1. Это означает, что, если в ведомом контроллере появляется запрос с большим приоритетом в то время, когда обрабатываются запросы одного или нескольких ведомых контроллеров, новый запрос сформирует сигнал INT через ведущий контроллер. При использовании специального вложенного режима процедура прерывания может выдавать два приказа EOI. Сначала приказ неконкретного (неадресуемого) EOI выдается в ведомый прибор, который вызвал прерывание, а затем проверяется его ISR. Если и только если ISR содержит нули, в ведущий прибор выдается приказ неконкретного EOI.

76

Рис.18 . Каскадирование контроллеров прерываний

Конечно, для блокирования некоторых запросов в ведущем и ведомых контроллерах можно применять маски.

Лекция № 12

5.3. Управление вводом – выводом. Интерфейсы ввода – вывода

При работе микропроцессорных систем возникает необходимость обмена информацией с различными устройствами ввода-вывода. Для обеспечения такого обмена данными требуются определённые средства – система команд, сигналов и соответствующие устройства сопряжения. Эти средства объединяются под наименованием интерфейс ввода-вывода. Интерфейсы ввода-вывода, как и интерфейсы памяти, связаны с логикой управления шиной. Интерфейс ввода-вывода должен выполнять следующие основные функции:

определять, когда обращение производится именно к нему, и в случае такого обращения понять, к каким регистрам происходит обращение; выяснить, требуется ли выполнение ввода или вывода. При выводе воспринять с шины выходные данные или управляющую информацию, а при вводе поместить на шину входные данные или информацию о состоянии.

Внешние устройства могут принимать и передавать информацию в параллельном или последовательном коде. Параллельные каналы обычно используются при расстоянии до 10–15 м. При больших расстояниях стоимость

77

многопроводного кабеля достаточна высока, повышается вероятность возникновения ошибки. Кроме того, некоторые внешние устройства не могут выдавать или получать информацию в параллельном коде (телефонная, телеграфная связь) и передают её по одному биту. При передаче данных в последовательном коде пропускная способность канала меньше, чем при передаче в параллельном. Интерфейс может иметь отдельные линии для передачи и приёма информации. Когда для двух направлений сигналов применяются различные линии, связь называется дуплексной. Такая система может передавать и принимать одновременно. В полудуплексной связи для ввода и вывода применяется одна и та же линия.

Последовательная связь настолько сложна, что были разработаны специальные микросхемы, выполняющие работу по формированию и синхронизации строк битов, составляющих последовательные данные. Такие микро-

схемы называют универсальные синхронно-асинхронные программируемые приёмо-передатчики (УСАПП).

Организацию обмена данными по каналу связи в последовательном коде можно осуществить с помощью УСАПП I8251 (КР 580ВВ51).

5.3.1. Последовательная связь. Универсальный синхронно-асинхронный программируемый последовательный приемопередатчик (УСАПП)

КР580ВВ51 (I 8251)

Микросхема КР580ВВ51 предназначена для аппаратной реализации последовательного протокола обмена между микропроцессором, способным запрограммировать данную микросхему на требуемый режим работы, и каналами последовательной передачи дискретной информации бит за битом. Он преобразует параллельный формат данных, получаемый от МП, в последовательный поток символов со служебными битами и выдаёт этот поток в последовательный канал связи с различной скоростью. Микросхема также выполняет обратное преобразование: последовательный поток символов – в параллельное 8-разрядное слово. Передаваемая и принимаемая информация может контролироваться на чётность или нечётность.

Универсальность микросхемы состоит в следующем:

визменении формата слов (от 5 до 8 разрядов);

вдиапазоне скоростей от 0 до 19,2 килобод (т. е. 19200 бит/сек) при асинхронной и до 64 килобод (64000 бит/сек) при синхронной передаче;

вразличных скоростях передачи, равных 1, 1/16, 1/64 от частоты тактирования;

вразличных режимах работы, а их пять: асинхронная передача, асинхронный приём, синхронная передача, синхронный приём данных с внешней синхронизацией и синхронный приём данных с внутренней синхронизацией.

Микросхема переходит в один из пяти режимов работы после записи инструкции режима, синхросимвола (синхросимволов) – в синхронном режиме работы и инструкции команд.

78

Микросхема имеет 48 выводов, напряжение питания U = 5В, Pпотр = 400

МВт.

Контроллер КР580ВВ51 программируется на выполнение почти всех применяющихся протоколов последовательной передачи данных и работает в двух режимах: синхронном и асинхронном.

Асинхронный режим характеризуется одиночными посылками информации, инициализация которых определяется либо микропроцессором, либо внешним устройством. Формат данных при асинхронном режиме представлен на рис. 19.

В начале каждой посылки устанавливается отрицательный импульс «старт-бит», длительность которого равна биту данных. «Старт-бит» служит для ввода в синхронизацию передатчика/приёмника КР580ВВ51А. До начала передачи стартового символа линия должна находиться в состоянии «1», которое часто называют состоянием «маркера». Затем следуют 5-8 информационных битов, первым из которых является младший бит. В конце каждой посылки устанавливается положительный импульс «стоп-бит», длительность которого может равняться 1; 1,5 и 2 длительностям бита информации (устанавливается программно); «стоп-бит» служит для определения конца посылки.

Рис. 19. Формат данных при асинхронном режиме

Синхронный режим характеризуется непрерывным потоком передаваемой/принимаемой информации. На рис. 20 приведён формат данных для синхронного режима. Для установления синхронизации между передатчиком/приёмником микросхемы КР580ВВ51А и приёмником / передатчиком внешнего устройства и выделения из последовательного потока символов полезной информации в поток информации вводятся кодирующие слова (синхросимволы). Информационная (5–8 бит) и временная длины синхросимволов и слова данных равны.

Если между словами данных имеются временные промежутки, то они заполняются синхросимволами. Синхросимволов может быть один или два (устанавливаются программно). Если запрограммирован контроль данных на чётность (нечётность), то после каждого слова данных вставляется бит контроля.

Рис. 20. Формат данных при синхронном режиме

79

На рис. 21 представлена укрупнённая структурная схема УСАПП, состоящая из двух каналов: приёмного и передающего, имеющих общую связь с МП по ШД и полностью раздельными каналами связи с приёмопередающими устройствами. Приведём краткое описание основных узлов микросхемы и соответствующих выводов. (Для облегчения восприятия излагаемого материала наименование выводов производится на русском языке, одновременно указывается принятая в справочной литературе аббревиатура на английском языке).

Буфер данных (Буф.дан.) представляет собой параллельный 8- разрядный двунаправленный регистр с трёхстабильными каскадами. Он служит для обмена данными и управляющими словами между МП и УСАПП. Принимаемый с ШД микропроцессора байт данных фиксируется в этом регистре буфера данных (Буф.дан.), откуда он через внутреннюю шину передаётся в буфер передатчика (Б.Пд). Основу передатчика составляет 13разрядный сдвиговый регистр, хранящий очередное выходное слово. В этом буфере происходит преобразование параллельного кода в последовательный и добавляется служебная информация. Путём серии сдвигов содержимое этого регистра выдвигается в последовательной форме через буфер передатчика (Б.Пд.) на выход передатчика (Вых.пд. – TxD). При вводе данных в микропроцессор поступающие на вход приёмника (Вх.пр. – RxD) в последовательной форме данные фиксируются в регистре данных буфера приёмника (Б.пр.), где производится преобразование данных из последовательного кода в параллельный. Данные через буфер данных в параллельной форме выдаются на ШД МП. Служебная информация, предназначенная для программирования УСАПП, из буфера данных передаётся в устройство управления записью/чтением.

Устройство управления записью/чтением (УУзп/чт). принимает управляющие сигналы от МПС и вырабатывает внутренние сигналы управления. В нем есть два регистра: регистр команд, определяющий тип выполняемой операции, и регистр режима, определяющий режим работы: синхронный или асинхронный. Под типом выполняемой операции понимается следующее: прием данных, выдача данных, чтение регистра слова состояния; выдача команд или высокоимпедансное состояние.

Рассмотрим выводы, связанные с устройством управления записью/чтением (УУзп/чт).

Основными управляющими сигналами являются: чтение (Чт. – RD), запись (Зп. – WR), управление/данные (У/Д – CO/D), выбор кристалла (ВК – CS). Сигналы ЧТ и ЗП подаются на соответствующий сигнал ЧтВУ и ЗпВУ МПС и показывают направление передачи информации по ШД. Сигнал У/Д – указывает тип вводимой по ШД информации, т.е. данные или служебные слова. Обычно этот вывод подключается к младшему разряду ША А0, «0» – соответствует передаче данных, «1» – запись управляющих слов или чтение слова состояния ВВ51. ВК – выбор ВВ51, подается к одному из разрядов ША прямо или через дешифратор.