Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Теоретические основы дискретных автоматов
.pdf
&
1
&
&
&
F
0
F
2
F
3
F
1
D
2
D
3
D
1
D
0
1
1
1
1
а б
Рис. 2.14. Схема выделения старшей единицы:
а – логическая схема; б – таблица истинности
2.5. Арифметические устройства
Дискретные устройства могут выполнять арифметические действия с двоичными числами: сложения, вычитания, умножения, деления. К арифметическим
устройствам относят также узлы, выполняющие специальные арифметические
операции: определение паритета (соответствия) и сравнения двух чисел.
Особенность арифметических устройств состоит в том, что сигналам приписываются не логические, а арифметические значения 1 и 0 и действия над ними подчиняются законам двоичной арифметики. Хотя арифметические устройства оперируют с численными величинами, для описания их работы используются таблицы истинности. Арифметические устройства применяются в вычислительных машинах и аппаратуре информационно-измерительной техники.
также используется и при других операциях: вычитание – это сложение, в котором вычитаемое вводится в дополнительном коде, а умножение и деление – это
последовательное сложение и вычитание.
также входят в состав микропроцессоров.
Важнейшая арифметическая операция – сложение (суммирование). Она
Арифметические устройства выпускаются в виде отдельных микросхем, а
41
2.5.1. Сумматоры
Сумматоры представляют собой функциональные узлы, выполняющие
операцию сложения чисел. В устройствах дискретной техники суммирование
чисел осуществляется в двоичном или двоично-десятичном кодах. В последовательных сумматорах сложение осуществляется поразрядно, последовательно
во времени. В сумматорах параллельного действия сложение всех разрядов
многоразрядных чисел происходит одновременно.
Полусумматор является простейшим суммирующим элементом. Он имеет
(рис. 2.15, а) два входа А и В для двух слагаемых и два выхода: S (сумма) и Р
(перенос). Обозначением полусумматора служат буквы HS (half sum – полусумма), работу прибора отображает таблица истинности (рис. 2.15, в).
а б в
Рис. 2.15. Одноразрядный полусумматор:
а – логическая схема; б – таблица истинности; в – условное обозначение
Логическая структура полусумматора такова, что состояние выхода S
отображает бит суммы, а выхода Р – бит переноса. Это следует из таблицы истинности полусумматора (рис. 2.15, б).
Выражение для выхода S, равно как и столбец S таблицы истинности,
полностью совпадает с приведенными ранее уравнениями и таблицей истинности для логического элемента «исключающее ИЛИ». Это обстоятельство объясняет почему операцию «исключающее ИЛИ» называют «сумма по модулю
два».
42
Работа полусумматора описывается следующими уравнениями
BABABAS
BAP
i
A
i
B
1i
P
=1
&
P
i-1
A
B
≥1
=1
&
P
i
S
i
SМ
S
P
A
i
B
i
P
i
1
11
1 iii
ii
i
i
iiiiii
PBAPBAPBAPBAS
1
1
11 iii
i
iiiiiiiii
PBAPBAPBAPBAP
Полусумматор имеет два входа и поэтому пригоден для использования
только в младшем разряде.
В полном сумматоре имеются три входа для сложения битов
;
.
,
дан-
ных и бита переноса
из предыдущего разряда. На рис. 2.16. показаны ло-
гическая схема и условное обозначение одноразрядного полного сумматора.
а б
Рис. 2.16. Одноразрядный полный сумматор:
а – логическая схема; б – условное обозначение
Исходя из таблицы истинности (рис. 2.17) полного сумматора, можно написать логические уравнения для суммы и переноса
;
.
43
DD1
Рис. 2.17. Таблица истинности одноразрядного
полного сумматора
На рис. 2.18 показана схема, поясняющая принцип действия 8-разрядного
сумматора с последовательным переносом. Число сумматоров здесь равно числу
разрядов. Выход переноса Р каждого сумматора соединен со входом переноса
следующего, более старшего разряда. На входе переноса сумматора DD1 установлен потенциал U0=0, поскольку сигнал переноса сюда не поступает.
44
Рис. 2.18. Логическая схема 8-разрядного полного сумматора
Слагаемые А и В складываются во всех разрядах одновременно, а перенос
=1
&
Разность
A
B
DD1
DD2
1
Заем
BABABAS
BAP
Р поступает последовательно с окончанием операции сложения в предыдущем
разряде.
Быстродействие многоразрядных последовательных сумматоров подобного вида ограничено задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал
переноса младшего разряда не распространится последовательно по всей системе.
Время переноса можно уменьшить, вводя параллельный перенос, для чего
применяют специальные узлы – блоки ускоренного (сквозного) переноса.
Принцип ускоренного переноса заключается в том, что для каждого двоичного
разряда дополнительно находятся два сигнала: образования переноса G и распространения переноса Н.
2.5.2. Вычитатели
Операция вычитания является обратной по отношению к операции сложения. Вычитание одного двоичного числа из другого в двоичной системе подобно вычитанию в десятичной системе.
При вычитании, где вычитаемое больше уменьшаемого, производится заем из старших разрядов. Схема полувычитателя и таблицы истинности приведены на рис. 2.19.
а б
Рис. 2.19. Полувычитатель:
а – логическая схема; б – таблица истинности
Работа полусумматора описывается следующими уравнениями
;
.
45
В устройствах дискретной техники операция вычитания может быть заменена сложением уменьшаемого с вычитаемым, представленным в дополнительном коде.
2.5.3. Умножители и делители
Умножение двоичных многоразрядных чисел выполняются по правилам
десятичной арифметики. Так как частичное произведение многоразрядного
числа на 1 равно этому числу, а умножение на 0 дает нули во всех разрядах,
операция умножения сводится, таким образом, к операциям сдвига и сложения
частичных произведений.
Порядок выполнения арифметического умножения двоичных чисел
101112 10112 (23
1110) приведен на рис. 2.20.
10
Рис. 2.20. Арифметическое умножение двух двоичных чисел
Получается результат: 23
1110 = 101112 10112 = 1111 11012 = 25310.
10
Двоичное деление производится таким же образом, как и десятичное, но
благодаря меньшему числу цифр в системе операция выходит более простой.
Порядок выполнения арифметического деления двоичных чисел 11011112 : 112
(11110 : 310) приведен на рис. 2.21.
46
Рис. 2.21. Арифметическое деление двух двоичных чисел
≥1
1
1
A
B
A BA
B
&
&
A<B
A=B
A>B
E
M
P
Получается результат: 11110 : 310 = 3710; 11011112 : 112 = 10 01012 = 3710.
2.5.4. Цифровые компараторы
Цифровые компараторы (устройства сравнения) также относятся к арифметическим устройствам (рис. 2.22).
Рис. 2.22. Схема одноразрядного цифрового компаратора
47
Цифровые компараторы (cornpare – сравнивать, сличать) выполняют
1BAM
BA
0
1
BABAE
при A=B
при A≠B
1BAP
BA
;
сравнение двух чисел А и В, заданных в двоичном коде. В зависимости от
схемного исполнения компараторы могут определять: А < В, А = В, A ≠ B, А > В.
Результат сравнения отображается соответствующим логическим уровнем на
соответствующих выходах.
Работу компаратор описывают следующие логические уравнения
при
;
при
.
Цифровые компараторы применяются для выявления нужного числа
(символа) в потоке цифровой информации, для отметки времени в часовых
приборах, для выполнения условных переходов в вычислительных устройствах.
2.5.5. Схема контроля четности
С помощью специальных схем производится проверка паритета двоичных
чисел, суть которой состоит в суммировании по «модулю два» всех разрядов в
целях определения бита паритета (соответствия). Эта операция позволяет повысить надежность передачи двоичной информации (рис. 2.23).
Цифровые сигналы по сравнению с аналоговыми менее подвержены действию помех, но для повышения достоверности при передаче данных необходима проверка.
Если, например, передается код 10012 = 9l0 и вследствие помех произойдет сбой во втором разряде слева, на приемный конец поступит 11012 = 1310.
Таким образом, без специальной проверки факта ошибки не установить. Избыточность информации – непременное условие для создания кодов, выявляющих
и корректирующих ошибки.
48
Передатчик
Информационные шины
Приѐмник
P
V
A
B
С
D
V
F
A
B
С
D
P
Контрольная шина
дый момент времени ошибка может возникнуть только в одном разряде и проявляется она в лишней единице или потере единицы. В обоих случаях число
единиц в слове изменяется на одну. Таким образом, если передаваемое слово
содержит четное число единиц по всем разрядам, а на конце линии передачи
это число окажется нечетным, значит, появилась ошибка.
ния формирует дополнительный бит (1 или 0), так называемый паритетный или
контрольный бит, который добавляется к выходной информации. Назначение
паритетного бита – доводить число единиц в каждом передаваемом слове до
четного или нечетного в зависимости от принятой системы кодирования. При
всех передачах информации, включая запись в память и считывание, контрольный бит передается вместе с данным.
аналогия) поступивших сигналов. Если он правилен, разрешается прием. Если на
линии имеет место искажение передаваемой информации (например, за счет обрыва в одной из проводников), происходит включение сигнализатора ошибок.
дополнительный бит формируется таким образом, чтобы сумма всех единиц в
передаваемом слове, включая поверочный (контрольный) бит, была нечетной.
Для четного паритета – наоборот. К примеру, в числе 0111 число единиц нечетно. Поэтому для нечетного паритета дополнительный бит должен быть нулем, а
для четного – соответственно единицей.
позволяет фиксировать полное пропадание информации, поскольку слово из
одних нулей (включая контрольный бит) противоречит нечетному паритету.
Рис. 2.23. Схема передачи информации с контролем паритета
Данный способ обнаружения ошибок основан на допущении, что в каж-
На основе информации на выходе передающего элемента схема сравне-
На приемном конце происходит проверка паритета (parity – соответствие,
Паритет может быть четным и нечетным. В случае нечетного паритета
На практике нечетный паритет используется чаще. Контроль нечетности
49
Принято считать при проверке как четности, так и нечетности, что при
правильном коде на входах и выходе формируется логическая 1, а при ошибочном – логический 0. Рис. 2.24 характеризует паритеты чисел от 0 до 9 информационных разрядов слова.
Паритетная проверка не обнаруживает ошибок, возникших в двух разрядах одновременно. Однако поскольку вероятность ошибок в цифровых системах мала, вероятность их в двух разрядах сразу ничтожна, и если и имеет место, то вследствие повреждений, что может быть установлено и другими средствами. Для организации схем сравнения применяют логические элементы «исключающее ИЛИ», исполняющие роль сумматоров по модулю 2 (сумматоров,
сигналом переноса которых пренебрегают). На рис. 2.25 приведена схема формирования бита паритета четырехразрядного данного.
50
Рис. 2.24. Таблица паритетных битов
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]