Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Электронные устройства автоматики основы цифровой электроники. Курс лекций
.pdf
X
;
t
ZXXSXXSXS
t
S XXS XXS XXS XXS XXS
.
t
XXSXZ
X2t S
1t
S
t
Z
t+1
Таблица
t
4.4
0 0 0 0 0
0 0 1 0 0
0 1 0 0 0
0 1 1 0 0
1 0 0 1 0
1 0 1 1 0
1 1 0 0 0
1 1 1 1 1
Пример 2. Рассмотрим другое устройство, работа которого описа-
и
на графом, представленным на рис. 4.3, имеющее два входа X
и X
1
2
один выход (или два, причем второй всегда инверсен первому).
Входной набор X
= X2 = 1 является запрещенным.
1
Рис. 4.3. Граф, соответствующий описанию Миля для примера 2
Составим таблицу переходов и выходов (табл. 4.5) и заполним ее
для последующей минимизации запрещенными значениями X
и X2.
1
Аналитическая запись функции имеет вид
=∨ ∨∨∨=
12 2 2
tt t t
1111212
+
=∨=
12 2 2
tt t t
t t t t tt ttt
=∨ =
1
1
ttt t
tt
21
tt
tt
Таблица 4.5
X
X2t S
1t
S
t
Z
t+1
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 0
1 0 1 1 1
1 1 0 1 0
1 1 1 1 0
t
61
Из этих примеров видно, что для синтеза временных логических
12
FX Z
схем необходим элемент задержки сигналов на некоторое время (в
синхронных системах на один или несколько тактов), так как у переменной состояния системы существуют различные временные ин-
дексы (
t и t+1).
4.2. Свойства схем с элементами задержки
= X
Элемент задержки описывается функцией Z
t
. Длительность
t–1
задержки одним элементом – величина постоянная. Для увеличения
времени задержки включают несколько элементов последовательно.
Условное обозначение элемента задержки показано на рис. 4.4.
Рис. 4.4. Графическое изображение элемента задержки
Использование элемента задержки в сочетании даже с простейшими логическими элементами типа И, ИЛИ придает этим схемам
совершенно новые свойства. Например, в схеме на рис. 4.5, а сигнал
Z = 1 возникает только в том случае, если на вход X будут поступать
подряд три единицы (в случае двух элементов задержки).
Предлагается проанализировать работу схем
рис. 4.5, б, а также
рис. 4.5, в, на котором элемент задержки включен в цепь обратной
связи.
Рассмотрим более сложную схему с задержкой в цепи обратной
связи (рис. 4.6). Пусть
=+
*
1
и .
ZXF ⊕=
122
Разомкнем цепь обратной связи с помощью ключа S. Для того
чтобы определить реакцию всей схемы на входы, будем рассматривать ее как комбинационную. При этом, поскольку мы не знаем значения выхода и, следовательно, входа Z
значений X
и X2 подставлять сначала Z
1
*
, будем для каждой пары
2
*
= 0, а затем Z
2
*
= 1. Резуль-
2
таты таких подстановок сведены в табл. 4.6.
62
Рис. 4.5. Схемы с элементами задержки и схемой И (а),
схемой ИЛИ (б) и схема с включением элемента задержки
в цепь обратной связью (в)
Рис. 4.6. Сложная логическая схема с элементом задержки
в цепи обратной связи
63
Таблица
t
t
ZXXS
.
t
SXXZ
X
X2 Z2* Z1 Z2
1
0 0 0 1 1
1 1 1
0 1 0 1 0
1 1 0
1 0 0 0 0
1 1 1
1 1 0 1 1
1 1 0
4.6
Как видно из таблицы, при X1 = X2 = 0 и X1 = 0, X2 = 1 вся схема
(при замкнутом ключе S) ведет себя как комбинационная, так как
значение Z
= 0 схема запоминает предыдущее значение выхода (Z2t* = Z
X
2
При X
= X2 = 1 схема непрерывно меняет значение выхода Z с пе-
1
одинаково при Z
2
* = 0 и Z2* = 1. При входах X1 = 1,
2
2,t-1
).
риодом, равным удвоенному времени задержки.
Эти особенности логических схем с обратными связями необходимо учитывать при проектировании временных логических схем.
4.3. Синтез временных логических схем
с элементами задержки
Синтез временных логических схем может осуществляться или с
элементами задержки, или с элементами памяти.
Рассмотрим первый способ. Порядок синтеза такой же, как и для
комбинационных схем:
1) составление таблицы переходов и выходов;
2) запись соответствующих аналитических выражений, опреде-
ляющих переходы (смены состояний) и выходы;
3) составление функциональной схемы на основе аналитических
выражений, включающей, кроме логических элементов (И, ИЛИ,
НЕ), элементы задержки.
Для примеров простейших временных устройств,
описанных в
разд. 4.1, первые два этапа синтеза были уже проделаны. Для первого
примера были получены выражения
=∨ На базе аналитических выражений может быть
11
+
2
t
tt
= и
12
tt
синтезирована схема, представленная на рис. 4.7.
64
Рис. 4.7. Функциональная схема устройства, соответствующая графу
на рис. 4.2
Левая часть схемы, содержащая элементы И, ИЛИ (элементы 1
и 2), служит для формирования величины
для выхода Z
.
t
, правая (элемент 4) –
S
1+t
Обратимся теперь к синтезу схемы примера 2. Напомним, что
SXZ2= и
t
t
t
+ 11
ZXS ∨=
. На основании этих зависимостей син-
ttt
тезируем функциональную схему устройства (рис. 4.8).
Рис. 4.8. Функциональная схема устройства, соответствующая графу
на рис. 4.3
Видоизменим эту схему. Во-первых, «внесем» задержку в элемент
ИЛИ (так как величина
нам не нужна, а физический элемент ИЛИ
S
1+t
всегда осуществляет некоторую задержку реакции выхода при изменении входных сигналов). Во-вторых, заменим элемент И на его эквива-
65
лент по формуле Моргана
,
t
XS X S
Z
Z
R
=∨
2
t
а инверсию величины
2
S
в
t
последнем выражении «перенесем» на выход элемента ИЛИ.
В результате получим симметричную схему (рис. 4.9). Такая схема получила название триггер. Схема имеет два выхода. Выход
обычно обозначается буквой Q , а второй выход (с нижнего элемента
ИЛИ – НЕ), всегда инверсен выходу
при подаче на него логической единицы) устанавливает 1=Q
(
обозначается буквой
S
(от англ. set – установка).
и обозначается Q . Вход
X
и
Рис. 4.9. Видоизмененная схема устройства, соответствующая графу
на рис. 4.3
Вход
значается
X при подаче на него единицы устанавливает 0=Q
2
(reset – сброс). Условное обозначение такого триггера
и обо-
показано на рис. 4.10, он называется RS-триггер. Состояние триггера
единичное или нулевое) принято считать по выходу Q.
(
1
66
Рис. 4.10. Условное обозначение RS-триггера
Триггер является элементом памяти, так как при
0== RS
триггер находится в том состоянии, которое было у него в предыдущий
момент (такт). RS-триггер является простейшим по схемотехнике.
Более сложные триггерные схемы (а их разновидностей достаточно
много) содержат RS-триггер как часть общей схемы более сложного
триггера.
Работу RS-триггера иллюстрируют табл. 4.7 и 4.8.
Таблица 4.7
S
R
t
0 0 0 1
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0
Q
t
Q
t
S
R
t
0 0 Q
0 1 0
1 0 1
Примечание
t+1
Таблица 4.8
Q
t
Запоминание
Установка «0»
Установка «1»
Запрещенные вхо-
ды
t+1
t
Комбинация S = R = 1 запрещена, так как при такой комбинации
оба выхода триггера (Q и Q ) принимают нулевые значения, а при
строго одновременном снятии этой комбинации (т.е. замены на
S = R = 0)
состояние реальной электронной схемы триггера непредсказуемо. Точнее говоря, оно определяется некоторыми электрическими характеристиками элементов ИЛИ – НЕ, из которых собран
данный триггер и, следовательно, заранее непредсказуемо. Аналитически работу RS-триггера на основе табл. 4.7 можно представить
следующим образом: .
1
+
tt
RSRQQ +=
t
t
t
Триггеры и схемы, их содержащие, находят очень широкое применение в электронных устройствах автоматики и вычислительной
техники и будут подробно рассмотрены в следующей главе.
67
4.4. Синтез временных логических схем
1
f
,
S
12 1 1
Х X
с элементами памяти
Рассмотрим
теперь синтез временных логических схем с исполь-
зованием элементов памяти (RS-триггеров). Воспользуемся описанием временной логической функции в виде графа Миля и проиллюстрируем синтез на примере 1, описанном в разд. 4.1 (см. рис. 4.2).
Отождествим состояние системы с состоянием элементов памяти. В
рассматриваемом примере число состояний два, следовательно, для
устройства памяти достаточно одного триггера. Примем, что состоянию S
соответствует Q0 = 0, а состоянию триггера S1 соответствует
0
Q = 1.
Первоочередной задачей будет синтез той части схемы, которая
формирует сигналы переброса триггера. Обозначим через
подаваемый на вход
графу рис. 4.2. Перевод системы из S
X
= 0. Таким образом, .
2
ходить при
fXXX
=+=.
02
Функция выхода была определена ранее как Z = X
На основании выражений для f
а через f0 – на вход R, Обратимся затем к
в S1 осуществляется при X1 = 1,
0
XXf = Переход из S
2
11
, f1 и Z полная функциональная
0
в S1 будет проис-
0
1X2
сигнал,
S = X1X2Q.
схема устройства показана на рис. 4.11.
Рассмотрим более сложный пример синтеза временной схемы с
элементами памяти.
На реверсивном транспортере, который может двигаться в обе
стороны, находятся предметы. Имеется граница, разделяющая пред-
68
Рис. 4.11. Функциональная схема устройства для примера 1
с элементом памяти
меты, находящиеся слева и справа от нее (на рис. 4.12 эта граница
обозначена вертикальным пунктиром). При реверсивном движении
транспортера число предметов слева и справа от границы меняется.
Необходимо построить схему, считающую число предметов, пересекших границу слева направо с момента включения транспортера.
Для этого необходим реверсивный счетчик, т.е. счетчик, увеличивающий свои показания при движении слева направо и уменьшающий при движении в обратном направлении. У такого счетчика имеются два входа. На один из них подается сигнал Z
личить показания, на другой Z
этом разделе рассмотрим только схемы формирования сигналов Z
–
(сами счетчики будут рассмотрены ниже).
Z
–
, если нужно уменьшить показания. В
+
, если нужно уве-
+
и
Рис. 4.12. Система с реверсивным транспортером
Информацию о направлении движения транспортера будем получать только с датчиков, фиксирующих наличие предметов в месте их
установки. Таких датчиков должно быть не менее двух, так как при
наличии одного датчика нельзя определить, в каком направлении
перемещается предмет на транспортере. Расположим эти датчики с
двух сторон от установленной границы на небольшом расстоянии
значительно меньшем размера предметов) и предположим, что рас-
(
стояние между предметами на транспортере превышает расстояние
между датчиками. При таких допущениях для построения схемы
достаточно рассмотреть прохождение только одного предмета мимо
датчиков.
Для описания такой системы сначала определим четыре возможных состояния:
– в зоне датчиков нет предметов (направление движения транс-
S
0
портера – любое);
– предмет находится в зоне датчиков D1 или D1 и D2 при дви-
S
1
жении слева направо;
– предмет находится в зоне датчиков D2 или D1 и D2 при дви-
S
2
жении справа налево;
69
S3 – состояние системы после пересечения предметом границы и
посылки сигналов Z
Обозначим через X
и примем, что X
D
2
+
= 0, если возле датчика предметов нет, и Xi = 1 в
i
–
или Z
.
сигнал от датчика D
1
, а через X2 – от датчика
1
противном случае.
Граф, построенный на основе словесного описания функционирования системы, показан на рис. 4.13. Отметим, что для генерации
сигналов Z
состояния S
стояние S
датчиков X
+
или Z– система должна находиться в состоянии S1 или S2,
и S3 не связаны с генерацией указанных сигналов. Со-
0
является промежуточным, и из состояния S
3
= 0 и X2 = 1 система через S3 переходит в S2 и остается в
1
при сигналах
1
ней, пока предмет не покинет зону датчиков. Аналогично система S
через S
переходит в S1 при сигналах X1 = 1, X2 = 0.
3
2
70
Рис. 4.13. Граф функционирования устройства F, представленный
на рис. 4.12, с четырьмя (а) и тремя (б) состояниями
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]