Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Электронные устройства автоматики основы цифровой электроники. Курс лекций
.pdf
221 121 12 21 2 1
.
Zaabbaabbaabbaabbaabb aabb
=∨∨∨∨∨∨
12 2121211212
Рис. 3.12. Схемы определения равенства двух многоразрядных
двоичных чисел на элементах эквивалентности (а) и сложения
по модулю 2 (б)
Таблица 3.10
a
a1 b2 b1 Z
2
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 0
1 0 0 0 1
1 0 0 1 1
1 0 1 0 0
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
51
После минимизации получим
22
,
Pa b
22
Pa b
22
ab
2
2
12
1
1
12
2
2
1
2
1
,
)(
babababaabbabaZ ∨∨=∨∨=
2
и соответствующая схема имеет вид рис. 3.13.
Рис. 3.13. Схема определения большего из двух двухразрядных чисел
Легко видеть, что на элементах 1 и 2 производится сравнение
старших разрядов. Если a
= 1 и b2 = 0, то на выходе элемента 1 и,
2
следовательно, на выходе элемента 4 будет единица, т.е. вопрос
сравнения решен: А > В.
Если a
искать в младшем разряде, т.е. сравнивать а
= b2, то ответ на вопрос, больше ли число А числа B, надо
2
и b1. Следовательно на-
1
до выработать сигнал разрешения Р этого сравнения (табл. 3.11).
Таблица 3.11
a
b1 Z P
2
0 0 0 1
0 1 0 0
1 0 1 0 или 1
1 1 0 1
чения младшего разряда. В третьей строке в графе Р может быть
представлены и нуль и единица, так как это несущественно, поскольку сравнение старших разрядов показало, что А > В. Если в этой
строчке поставить нуль, то
но, сигнал разрешения целесообразно вырабатывать по формуле
52
Во второй строке таблицы Р = 0, так как А < В независимо от зна-
babaP += , если единицу, то
22
,22
=∨ что реализуется проще, чем предыдущее. Следователь-
=∨ на элементе 2. Поэтому логическое сложение
∨ во
втором слагаемом выражения для Z можно рассматривать как сигнал
разрешения сравнения младших разрядов.
По аналогии со схемой сравнения двухразрядных чисел попробуем построить схему для сравнения четырех разрядных чисел. Формальное решение этой задачи затруднено из-за большого количества
(восьми) переменных. Однако, если воспользоваться методом аналогии и распространить методику построения
схемы сравнения двух
чисел на рассматриваемый случай, то можно получить схему, представленную на рис. 3.14.
Рис. 3.14. Схема определения большего из двух четырехразрядных
чисел
На элементе 1 происходит сравнение старших разрядов, и если
= 1, а b4 = 0, то Z = 1, и не потребуется сравнения младших разря-
a
4
дов. Если a
При равенстве a
ется сигнал разрешение сравнения разрядов a
= b4, то Z определяется значениями младших разрядов.
4
= b3 (выход на элемент 3 равен нулю) вырабатыва-
3
и т.д. Таким обра-
и b
2
2
зом, методика построения этой схемы совпадает с методикой построения схемы сравнения двухразрядных чисел и она может быть
распространена на сравнение чисел с любым количеством разрядов.
53
Отметим, что подобные задачи сравнения чисел встречаются достаточно часто при работе ЭВМ. Эту задачу в ЭВМ можно решить и
программным путем, но время выполнения в этом случае значительно больше, чем при выполнении с помощью логических схем, аналогичных рассмотренной.
3.8. Схемы контроля на четность
Во многих устройствах передачи сигналов
для обнаружения возникающих ошибок применяют контроль правильности передачи с
помощью контроля на четность. Для этого к передаваемой группе
символов добавляют один символ такой, чтобы число единиц во всей
группе было четным (или нечетным). После приема всей группы
проверяют число единиц, и если оно четно, то считается, что ошибки
нет, если
нечетно, то группа принята с ошибкой (предполагается, что
возможна только одна ошибка в группе, ибо при наличии двух ошибок четность сохраняется). Предположим, что при нарушении четности выход схемы должен быть равен единице.
Рассмотрим случай передачи трех символов, к которым добавля-
ется контрольный четвертый символ X
. Тогда логическое устройст-
4
во для контроля на четность можно задать табл. 3.12.
Таблица 3.12
X
X2 X3 X4 Z
1
0 0 0 0 0
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Карта Карно, составленная для этой функции (рис. 3.15), показывает, что минимизация в базисе И, ИЛИ, НЕ для этой функции невозможна. Однако если попытаться построить зависимость
54
1234
(, , , )
ZfXXXX
=
()()()
34
12
34
12
,,,
.
AXX XX
BXX XX
CXX XX
DXX XX
D
B
,
ZABCDADADAD
34
AX X
12
DX X
A
в базисе сложения по модулю 2 (неравнознач-
ности), то можно получить простую схему. Аналитическая запись Z
по таблице будет иметь вид
=∨∨∨∨∨
ZXXXXXXXXXXXXXXXXXXXX
123 12 4 1 34 1 234
∨∨ ∨ = ∨∨
XXXX XXXX XXXX XX XX XX
2341234
134124123 43
∨∨∨ ∨∨∨=
XX XX XX XX XX XX XX XX XX
134 234 3 4
2341 341243
=∨ ∨∨ ∨ ∨
XX XX XX XX X X XX XX XX
()()( )().
3412 34 21
43 12 341 2
432 2341
()
Рис. 3.15. Карта Карно для функции контроля на четность
Обозначим
=∨
=∨
Очевидно, что
CA = и
Карно). Таким образом,
=⊕ и
=⊕.
43
12
=∨
34
=∨
21
(это легко проверить по карте
=
=∨= ∨=⊕ а
В результате получим схему, показанную на рис. 3.16, а.
Если в качестве базисного элемента использовать равнозначность,
помня, что для двух переменных сложение по модулю 2 есть отрицание
равнозначности, можно получить схему, показанную на рис. 3.16, б.
Отметим, что подача на схему равнозначности переменных А и D
или переменных
и D дает одинаковый выходной результат, поэтому
оба промежуточных инвертора можно исключить (см. рис. 3.16, б). Из-
55
меняя значение входных переменных, легко проверить работоспособность этой схемы.
Рис. 3.16. Схема контроля на четность на элементах сложения
по модулю 2 (а) и два варианта схемы
на элементах равнозначности (б) и (в)
3.9. «Состязание сигналов» в комбинационных
логических устройствах
«Состязание сигналов» в комбинационных логических устройствах – это процесс, связанный с различным быстродействием логических элементов, т.е. с индивидуальным для каждого элемента време-
56
нем запаздывания изменения выходного сигнала при смене входных
сигналов. Вследствие этого на выходах логических элементов могут
появиться кратковременные всплески (импульсы или паузы).
Поясним это на простом примере элемента 2И – НЕ. Пусть на эту
схему подаются сигналы X
= 0 и X2 = 1. На выходе при этой комби-
1
нации будет логическая единица. В какой-то момент времени значения входных переменных одновременно меняются на X
= 1; X2 = 0.
1
При этом на выходе по-прежнему должна быть логическая единица.
Но если предположить, что из-за разного быстродействия тех эле-
, то на корот-
ментов, с выходов которых снимаются сигналы X
кое время может появиться комбинация X
= X2 = 1, а в этом случае
1
1
и X
2
на выходе элемента И – НЕ кратковременно появится логический
нуль (рис. 3.17).
Рис. 3.17. «Состязание сигналов» в комбинационных схемах
Если сигнал не зафиксирован в последующих устройствах типа
памяти, то обычно ничего катастрофического не происходит, так как
выходные устройства, подключаемые к логическим схемам, обладают значительной инерционностью. Такие кратковременные всплески
можно «гасить» с помощью небольших конденсаторов, подключаемых к выходу логической схемы. Аналогичные явления могут происходить внутри сложных логических элементов
типа И – ИЛИ – НЕ
при различии в быстродействии схем.
Следует отметить, что проблема «состязания сигналов» актуальна
и для программируемых логических интегральных схем (ПЛИС).
При разработке проектов на ПЛИС следует учитывать риск возник-
57
новения указанного эффекта и при необходимости принимать соответствующие меры.
Контрольные вопросы
1. Шинные формирователи в первую очередь являются усилителями мощности сигналов, снимаемых с микропроцессора. Усиление
мощности достигается усилением или по напряжению, или по току
(или по обеим этим величинам). Так по какой из этих величин происходит усиление в
шинном формирователе?
2. В каком узле ЭВМ используются сумматоры?
3. Каким общим термином можно назвать шифраторы и дешифраторы?
4. В каких случаях можно использовать в качестве демультиплек-
сора схему дешифратора? Нарисуйте демультиплексор на базе дешифратора К155ИД7.
5. С какой целью во многих процессорах используются схемы
сравнения двух чисел? Ведь
такое сравнение можно сделать путем
вычитания одного числа из другого и анализа результата этого действия.
6. Для каких целей можно использовать схемы контроля на чет-
ность?
7. Почему «состязание сигналов» при работе комбинационных
схем обычно не влияет на результаты (если выход этих схем не подается на входы схем, содержащих устройства
памяти)?
58
4. ВРЕМЕННЫЕ ЛОГИЧЕСКИЕ ФУНКЦИИ
И УСТРОЙСТВА
4.1. Описание временных логических функций
и устройств
Для описания временных (иначе – многотактных, последовательностных) логических функций (ВЛФ), кроме словесного описания
используют графическое, табличное и аналитическое.
Рассмотрим описание ВЛФ на простых примерах.
Пример 1. В устройствах имеются два входа Х
Z. Логическая единица на выходе появляется при X
только в том случае, если этому сочетанию входов предшествует X
= 1, Х
= 0. В остальных случаях Z = 0.
2
и Х2 и один выход
1
= X2 = 1, но
1
1
=
Если воспользоваться описанием Мура, при котором выход Z
отождествляется с определенным внутренним состоянием системы,
то придется ввести три состояния: S
ется после X
= 1, X2 = 0 и S0, не соответствует ни S
1
соответствует Z = 1, S
2
ни S
2
появля-
1
. Графиче-
1
ское представление такого описания показано на рис. 4.1, на котором
кружками отмечены состояния, а дугами со стрелками – переходы,
совершающиеся при указанных входах X
и Х2.
1
Рис. 4.1. Граф, соответствующий описанию Мура для примера 1
Это устройство можно описать также с помощью таблицы переходов (табл. 4.1) и выходов (табл. 4.2). Первая из этих таблиц определяет смену состояний при каждом наборе X
, а вторая – значе-
и X
1
2
ние выходов.
59
4.1
;
t
ZXXS
.
t
t
S XXS XXS XXS XX Z
Предыдущее состояние
S
S0 S0 S1 S0
0
S
S0 S0 S1 S2
1
S
S0 S0 S1 S2
2
Таблица
X
1 X2
00 01 10 11
Таблица 4.2
Состояние S
S
0
S
1
2
Z 0 0 1
Рассмотрим теперь описание Миля. Число состояний можно со-
кратить до двух (S
= 0). Если система находится в состоянии S1 и появляется
X
2
X
= X2 = 1, то выходной сигнал становится равным единице.
1
– нейтральное и S1, появляющееся после X1 = 1,
0
В остальных случаях Z = 0. Граф, соответствующий этому описанию, показан на рис. 4.2. Цифры, расположенные у дуг со стрелками,
означают (X
) и Z. На основе графа можно составить совмещен-
1 X2
ную таблицу переходов и выходов (табл. 4.3).
Рис. 4.2. Граф, соответствующий описанию Миля для примера 1
Состояние
S
S0,0 S0,0 S1,0 S0,0
0
S
S0,0 S0,0 S1,0 S1,1
1
00 01 10 11
Если видоизменить табл. 4.3, сделав ее аналогичной таблице описания комбинационных функций, считая, что настоящее состояние
системы является входной переменной (табл. 4.4), и вводя дополнительный индекс t, определяющий номер такта работы устройства,
можно записать следующие аналитические выражения:
60
=∨∨=∨
11 1 12 1
+
22 2
tt t
t
ttttttt
=
12
ttt
X
1 X2
Таблица 4.3
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]