Добавил:
ivanov666
Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз:
Предмет:
Файл:Электронные устройства автоматики основы цифровой электроники. Курс лекций
.pdf
можность перевода в высокоимпедансное состояние сигналом ЕQ.
Символы < и > в левом и правом полях означают двунаправленность
передачи. Направление передачи определяется сигналом ТF.
Рис. 3.4. Условное обозначение двунаправленного
шинного повторителя
По современному стандарту ИМС, выполняющие роль инверторов, обозначаются буквами ЛН (например, К155ЛН1 – шесть инверторов в одном корпусе). Повторители (и не только повторители) обозначают буквами ЛП (например, К155ЛП10 – шесть повторителей с
тремя состояниями выхода). Шинным формирователям соответствуют буквы АП (например, К555АП6 – двунаправленный ШФ с тремя
состояниями выхода).
3.3. Устройство одноразрядного сложения
по модулю 2
Такие устройства используются в ЭВМ, в устройствах передачи
информации и других схемах и имеют два входа и один выход. Единица на выходе появляется лишь тогда, когда на один (любой) из выходов подается единица, а на другой – нуль.
Обозначим входы как X
и X2 выход – Z. На основании словесного
1
описания составим таблицу истинности (табл. 3.2) и аналитические
выражения в совершенных нормальных формах:
1
XXXXZ ∨= и ))((
12
2
XXXXZ ∨∨= .
21
21
41
Таблица
12 1212
()( )().
ZXXXX XXXX
12
ZXXXX
X
X2 Z
1
0 0 0
0 1 1
1 0 1
1 1 0
3.2
Очевидно, что функция не минимизируется. На рис. 3.5 изображены функциональные схемы, выполненные по записям в СНДФ
и СНКФ на наборе (И, ИЛИ, НЕ); если в распоряжении имеется
функционально избыточный набор (И, ИЛИ, И – НЕ), то заданное
устройство можно выполнить на меньшем числе «корпусов».
Аналитическое выражение функции, соответствующее этой схеме,
получено преобразованием
=∨ ∨ =∨
12
с помощью правила Де Моргана
Если разработчик распола-
гает только одним элементом, обладающим свойством функционально полного набора, например, И – НЕ, то аналитическую запись
можно преобразовать к виду
= и построить схему,
12
представленную на рис. 3.5, г.
Рис. 3.5. Функциональные схемы сложения по модулю 2 по записи
в СНДФ (а) и СНКФ (б), на наборе И, ИЛИ, И – НЕ (в), на наборе
И – НЕ (г)
42
3.4. Сумматоры
3.4.1. Одноразрядный сумматор на два входа
Это устройство (называемое еще полусумматором) имеет два входа и два выхода. На выходе Z
значениях входов, а на выходе Z
единица появляется только при разных
c
только при подаче на оба входа
n
единиц (табл. 3.3).
Таблица 3.3
X
X2 Z
1
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Z
c
n
Из таблицы видно, что Z
лю 2 (см. разд. 3.3), а Z
n
реализует функцию сложения по моду-
c
представляет схему И.
Полусумматор имеет условное обозначение, показанное на рис. 3.6.
Рис. 3.6. Условное обозначение полусумматора
В качестве упражнения предлагаем построить функциональную
схему на наборах И – НЕ или ИЛИ – НЕ.
3.4.2. Одноразрядный сумматор на три входа
Такой сумматор используется как элемент многоразрядного сумматора при сложении двух многоразрядных чисел с переносом единицы из младших разрядов в старшие.
У сумматора три входа, два из которых служат для
подачи одноименных разрядов двоичных чисел, а третий – для сигнала переноса
из более младшего разряда. Выходов два: на первом единица появляется при нечетном количестве единиц на входах, на втором единица
возникает при числе единиц на входах не меньше двух.
В таблице истинности сумматора (табл. 3.4) значения X
ответствуют складываемым разрядам числа, а X
3
– переносу из
и X2 со-
1
43
младшего разряда. Выход Zc является суммой, а Zn – переносом в
32 1 123
ZXXXXXX XXXXXX
старший разряд.
Таблица 3.4
X
X2 X3 Z
1
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Z
c
n
Аналитическая запись в ДСНФ имеет вид
=∨∨∨
12 1 3 23
c
и
.
n
Выражение Z
∨∨∨=
1
можно минимизировать. Но для схем, имеющих
n
2
132
3
213
XXXXXXXXXXXXZ
321
два и более выходов, для упрощения всей схемы целесообразно преобразовать функции к такой форме, чтобы у них была общая часть.
Условное изображение сумматора на три входа показано на рис. 3.7.
Рис. 3.7. Условное обозначение сумматора
Рассматриваемый сумматор может быть реализован с помощью
двух одноразрядных сумматоров на два входа (полусумматоров),
рассмотренных ранее. В функциональной схеме (рис. 3.8) потребуется, кроме двух полусумматоров, также элемент ИЛИ.
44
Рис. 3.8. Функциональная схема сумматора, составленного из двух
полусумматоров
По современному стандарту ИМС сумматоры обозначаются буквами ИМ, например, К155ИМ1 – одноразрядный сумматор,
К155ИМЗ – четырехразрядный сумматор.
3.5. Шифраторы и дешифраторы
Шифраторы и дешифраторы – это схемы преобразования кодов.
Первоначально под шифратором подразумевался преобразователь
кода
n
1
C в двоичный код, а под дешифратором – обратный преобра-
зователь. С развитием техники эти термины стали использоваться в
более широком смысле. Например, дешифратором стали называть
преобразователь двоичного кода в код для семисегментного индикатора. Поэтому было бы правильнее эти устройства называть преобразователями кодов.
1
Рассмотрим сначала преобразователь (шифратор) кода
в обыч-
C
4
ный двоичный код (табл. 3.5).
Таблица 3.5
X
X3 X2 X1 Z2 Z1 Z0
4
0 0 0 1 0 0 1
0 0 1 0 0 1 0
0 1 0 0 0 1 1
1 0 0 0 1 0 0
45
Из этой таблицы следует:
22
ZXX
1
1
2
10
.
;
XXXXXXXXZ ∨=
2143
4
3
2
XXXXZ =
321
21432
4
;
XXXXXXXXZ ∨=
4
3
Эти выражения достаточно сложны для синтеза схемы. Восполь-
зуемся тем, что остальные комбинации аргументов при использовании кода
1
не могут появиться. Для этих комбинаций можно
C
4
придать функциям любые значения. Операцию минимизации легко
осуществить с помощью карт Карно. После минимизации получим
,
XXZ ∨=
310
,
XXZ ∨=
321
.42XZ =
Отметим, что эти выражения вдумчивый читатель мог бы напи-
сать, пользуясь только табл. 3.5.
Рассмотрим шифратор, преобразующий унитарный код в двухраз-
рядный двоичный в соответствии с табл. 3.6.
Таблица 3.6
X
X2 X1 Z1 Z0
3
0 0 0 0 0
0 0 1 0 1
0 1 1 1 0
1 1 1 1 1
Пользуясь только что описанным приемом синтеза, получим
Рассмотрим теперь схемы дешифраторов, понимая под этим тер-
мином преобразователь К-разрядного двоичного кода в код
видно, что
тинности будет иметь вид табл. 3.7.
Из таблицы следует, что ,
И, на входы которой подаются все входные переменные (или их ин-
46
.
,
XXXZ ∨=
2
10
3
XZ =
21
C (оче-
k
n 2= ). Для двухразрядного двоичного кода таблица ис-
Таблица 3.7
X
X1 Z3 Z2 Z1 Z0
2
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
XXZ = ,
0
.
XXZ = Таким образом, каждый выход Z
213
21
XXZ =
11
формируется схемой
i
2
= и
1
n
1
версии). Очевидно, что это замечание справедливо и для дешифраторов на большее число входов.
В настоящее время выпускаются ИМС дешифраторов (условное
обозначение схем «ИД») не только с прямыми выходами, но и с инверсными (табл. 3.8), а также с управляющим входом (входами). При
отсутствии соответствующих сигналов на управляющих входах все
выходы дешифратора
переводятся в высокоимпедансное состояние,
что воспринимается последующими схемами транзисторнотранзисторной логики (ТТЛ) как единичные выходы.
Таблица 3.8
X
X1 Z3 Z2 Z1 Z0
2
0 0 1 1 1 0
0 1 1 1 0 1
1 0 1 0 1 1
1 1 0 1 1 1
Примером такого дешифратора является ИМС К555ИД7, условное обозначение которого показано на рис. 3.9. Цифры информационных входов означают вес данного разряда. Так, при входе 110 активным будет выход 6, т.е. А
будет нормально работать только при
= 0, остальные Аi = 1. Этот дешифратор
6
.1321 === SESESE При
нарушении этого условия выходы переводятся в высокоимпедансное
состояние.
Рис. 3.9. Условное обозначение дешифратора К555ИД7
Дешифратор для семисегментного индикатора (рис. 3.10, а) преобразует четырехразрядный двоичный код в сигналы для семисегментного индикатора (рис. 3.10, 6). Таким образом, чтобы высвечи-
47
валась цифра, соответствующая входному коду, выходы дешифратора должны соответствовать табл. 3.9.
Рис. 3.10. Дешифратор для семисегментного индикатора (а)
и нумерация сегментов (б).
Таблица 3.9
16-
разрядная
цифра
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
A 1 0 1 0 1 1 1 0 1 1 1
B 1 0 1 1 0 0 1 1 1 1 1
C 1 1 0 0 1 0 0 1 1 1 0
D 1 1 0 1 0 1 1 1 1 0 1
E 1 1 1 0 1 0 0 1 1 1 1
F 1 1 1 1 1 0 0 0 1 1 1
X3 X2 X1 X0 a b c d e f g
48
3.6. Мультиплексоры и демультиплексоры
Мультиплексор (рис. 3.11, а) и демультиплексор (рис. 3.11, б) яв-
ляются устройствами коммутации дискретных сигналов. Устройство
управления поочередно замыкает ключи S
сигналов u
при Z = X
= 1, u1 = 0 выход Z = X1 и т.д.
u
0
и u1. Так, например, при u0 = u1 = 0 замыкается ключ S0 и
0
(в мультиплексоре) и Z0 = X (в демультиплексоре) при
0
… S4 в зависимости от
1
Для мультиплексора аналитическое выражение, характеризующее
его работу, записывается как
.
10
0
1
01
0
2
uuXuuXuuXuuXZ ∨∨∨=
1031
Функциональную схему такого мультиплексора предлагается нарисовать самостоятельно. Промышленность выпускает мультиплексоры на 16 входов (К155КП1), на 8 входов (К155КП5), сдвоенные,
каждый на 4 входа с независимым управлением (К155КП2) и др.
Рис. 3.11. Схематичное изображение мультиплексора (а)
и демультиплексора (б)
49
Выходы мультиплексоров могут быть прямые и инверсные. Выпускаются также мультиплексоры с разрешающим входом V, реализующие функцию
).(
10
0
1
01
0
2
uuXuuXuuXuuXVZ ∨∨∨=
1031
Существуют так называемые групповые мультиплексоры, комму-
тирующие на выход входной набор одной из групп
}...{
и
BBBB = в зависимости от управляющего сигнала, т.е.
10 K
AAAA =
10 K
Z = A при u = 0, Z=B при u = 1. Демультиплексор реализует функции
}...{
,
0
XuuZ = ,
10
01
XuuZ = ,
1
0
2
XuuZ = .
1
103
XuuZ =
В качестве демультиплексора часто используют дешифраторы, если у них есть разрешающий вход (входы). Рассмотрим это на примере
дешифратора К155 ИД7 (см. рис. 3.9). Управляющие сигналы подаются на информационные (адресные) входы дешифратора и осуществляют коммутацию каналов. На вход SE1 подается логическая единица,
а на SE2 – нуль. Входной сигнал подается на вход SE3
Кодовая ком-
.
бинация на адресных входах переводит один из восьми выходов в активное состояние, равное логическому нулю, а остальные – в пассивное единичное состояние. Сигналы на активном выходе повторяют
в прямом виде сигналы, подаваемые на вход SE3.Так, если на SE3 подается логический нуль, то на одном из выходов, определяемом
управляющими сигналами, будет нуль, а на остальных – логическая единица. При SE3 = 1 все выходы переходят в высокоимпедансное состояние, что воспринимается схемами ТТЛ как логическая единица. Поэтому в литературе схемы дешифраторов с разрешающими входами
часто называют демультиплексорами-дешифраторами.
3.7. Схемы сравнения двух чисел
При сравнении двух многоразрядных двоичных чисел А
и В часто
необходимо дать ответы А > В, А = В или А < В. Очевидно, что определение точного равенства чисел весьма просто: необходимо сделать
поразрядное сравнение и убедиться, что все разряды совпадают. Это
можно сделать с помощью операции эквивалентности или сложения
по модулю 2 для каждого разряда (рис. 3.12).
Сложнее ответить на
му сравнения двух двухразрядных чисел A = {a
вопрос А > В или А < В. Спроектируем схе-
, a1}, и B={b2, b1}.
2
Составим таблицу истинности (табл. 3.10) для случая Z = 1, если
А > В и запишем аналитическое выражение для Z:
50
Соседние файлы в предмете [НЕСОРТИРОВАННОЕ]