Лабораторная работа №3

Наименование работы

Разработка тестопригодных цифровых логических схем

Цель работы

1. Изучить методику разработки тестопригодных цифровых логических схем.

2. Оценить показатели тестопригодности цифровой схемы

Задание к лабораторной работе

Вариант задания определяется по номеру в списке группы и соответствует устройству в приложении к лабораторной работе.

Для заданного варианта выполните следующие операции:

1. Вычислите значение CTF.

2. Вычислите значение ОTF.

3.Сформируйте тестовые сигналы для анализа состояния цифровой системы.

4. Приведите результаты верификации устройства в среде GHDL.

Перечень используемого оборудования и ПО

1. Разработка VHDLмодели цифровой системы должна проводиться в средеGHDL

2. VHDLмодель цифровой системы должна быть верифицирована в средеGHDL

3. Разработка VHDLмодели цифровой системы должна проводиться наIBMсовместимых ПК с использованием операционной системыWindowsXP(host PC).

4. Отчет по лабораторной работе оформляется в OpenOffice.

Краткие теоретические сведения

Главной целью тестового диагностирования цифровых систем является обнаружение неисправностей элементов схемы, вызываемых дефектами процессов производства, неблагоприятными эксплуатационными факторами или механизмами старения. Такое тестовое диагностирование называют тестированием по результату – тест «проходит или не проходит»

В современных условиях на фоне возрастающей сложности проектирования цифровых устройств возникает ситуация, когда разработчик может достаточно просто спроектировать схему, которая в современном смысле этого слова не является тестопригодной.

Сейчас разработчиками и диагностами признается, что если в результате проектирования необходимо иметь тестопригодное устройство, то требования контролепригодности должны выполняться в процессе проектирования.

Поведение большинства неисправностей адекватно отображается их моделями, которые характеризуют логические особенности проявления неисправностей, либо в виде устойчивой логической единицы – неисправность типа константа 1 (н-к-1), либо в виде устойчивого нуля – неисправность типа константа 0 (н-к-0), либо в виде производных И, ИЛИ – неисправности типа короткого замыкания.

В общем случае цифровая система представляет собой совокупность соединенных между собой базовых логических вентилей, триггеров и более сложных цифровых устройств, таких как сдвиговые регистры, счетчики, ПЗУ, микропроцессоры и элементы расширения микропроцессорных устройств.

Тестер может воздействовать на схему (стимулировать тестовыми воздействиями - стимулами) только через определенные точки (выводы микросхем или разъемы печатных плат).

Аналогично реакция схемы на тестовые сигналы обычно может наблюдаться (контролироваться) на других определенных доступных точках схемы.

Входы, логическими состояниями которых можно непосредственно управлять, и выходы, логические состояния которых можно непосредственно наблюдать, называются первичными входами (ПВх) и первичными выходами (ПВых) схемы соответственно.

Термин «тест» или тестовый набор означает определенное множество сигналов на ПВх и ожидаемых реакций на ПВых исправной схемы.

Выражение «покрытие неисправностей» характеризует множество неисправностей, обнаруживаемых либо отдельным тестом, либо множеством тестов, для которых покрываемые неисправности – объединение подмножеств неисправностей, обнаруживаемых отдельными тестами.

Исправность цифровых систем проверяется программируемыми автоматическими диагностическими устройствами (АДУ) в том числе для несмонтированного устройства, внутрисхемного тестирования, проверки на правильное функционирование и исправность в условиях эксплуатации.

Программное тестирование разделяется на три основные процедуры: генерация тестов, оценка эффективности тестов и реализация тестового диагностирования.

Генерация тестов является процедурой нахождения множества тестовых входных наборов и ожидаемых реакций исправного устройства, обеспечивающих покрытие неисправностей из заданного списка. Генерация тестов зависит от ограничений, которые накладываются как параметрами тестера, так и размерностью смой проверяемой схемы.

Оценка эффективности тестов является процедурой, в результате которой количественно определяется степень покрытия множеством тестов заданного списка неисправностей, обычно представляемого множеством одиночных неисправностей типа н-к-1, н-к-0 на всех соединениях схемы.

Реализация тестового диагностирования является физическим процессом тестирования реальной схемы.