2 Семестр / Отчеты / 9 варик / 5laboratornaya_данные_удалены

2

ЦЕЛЬ РАБОТЫ

Целью данной работы: изучить двоичные счётчики, их принципы

построения и работы.

3

ПОСТАНОВКА ЗАДАЧИ

В данной работе поставлены следующие задачи:

1. Составить таблицы функционирования для схем согласно варианту №9: для асинхронного вычитающего счётчика с модулем счёта 23,

построенного на D-триггерах. Для синхронного суммирующего счётчика с асинхронным сбросом, с модулем счёта 29, управляемого передним фронтом.

Привести расчёты для задачи деления частоты и формирования задержки. Требуемая частота: 1923077 Гц. Требуемая задержка: 0,54 мкс.

2.Собрать схемы заданных счётчиков, делителя частоты и задержки согласно варианту.

3.Промоделировать в двух режимах работу всех схем. Провести анализ результатов моделирования разных режимов.

4.Сверить результаты моделирования с составленными таблицами функционирования и расчётами.

. Повторить пункты 2-4, только для описания устройств вместо схем на холстах .bdf использовать заданный вариантом HDL – VHDL.

6. Написать выводы о проделанной работе.

4

1. АСИНХРОНЫЙ СЧЁТЧИК

1.1 ТАБЛИЦА ИСТИННОСТИ

Ниже представлена таблица истинности для асинхронного вычитающего

счётчика с модулем счёта 23, построенного на D-триггерах.

Таблица 1.1 – Таблица истинности асинхронного счётчика

5

1.2 ФУНКЦИОНАЛЬНАЯ СХЕМА

Ниже представлена функциональная схема асинхронного счётчика,

построенного на D-триггерах (рисунок 1.2.1).

Рисунок 1.2.1 – Функциональная схема aсинхронного счётчика

6

1.3 МОДЕЛИРОВАНИЕ

На рисунке 1.3.1 представлен результат моделирования в режиме

Timing. На рисунке 1.3.2 представлен результат моделирования в режиме

Functional.

Рисунок 1.3.1 – Результат моделирования в режиме Timing

Рисунок 1.3.2 – Результат моделирования в режиме Functional

Наблюдаются задержки на выходах, которые появляются по причине того, что на обработку информации каждым логическим элементом затрачивается некоторое время. В функциональном моделировании нет задержек по причине того, что в нем всё является идеализированным и логические функции обрабатываются моментально.

7

1.4 КОД НА HDL

На рисунке 1.4.1 представлен рисунок с кодом на VHDL асинхронного

счётчика.

Рисунок 1.4.1 – Код схемы на VHDL

8

1.5 схема из RTL viewer для кода HDL

На рисунке 1.5.1 представлена схема из RTL Viewer для кода VHDL.

Рисунок 1.5.1 – Схема из RTL Viewer

9

1.6 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ

HDL

На рисунке 1.6.1 представлен результат моделирования в режиме

Timing. На рисунке 1.6.2 представлен результат моделирования в режиме

Functional.

Рисунок 1.6.1 – Результат моделирования в режиме Timing

Рисунок 1.6.2 – Результат моделирования в режиме Functional

Наблюдаются задержки на выходах, которые появляются по причине того, что на обработку информации каждым логическим элементом затрачивается некоторое время. В функциональном моделировании нет задержек по причине того, что в нем всё является идеализированным и логические функции обрабатываются моментально.

10

2. СИНХРОННЫЙ СЧЁТЧИК

2.1 ТАБЛИЦА ИСТИННОСТИ

Ниже представлена таблица истинности синхронного суммирующего

счётчика с модулем счёта 29 (таблица 2.1).

Таблица 2.1 – Таблица истинности синхронного счётчика