Министерство науки и высшего образования Российской Федерации
Федеральное государственное бюджетное образовательное учреждениевысшего образования
«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)
Кафедра комплексной информационной безопасности электронно-вычислительных систем (КИБЭВС)
ИЗУЧЕНИЕ РАБОТЫ ТРИГГЕРОВ
Отчет по лабораторной работе №4 по дисциплине «Электроника и схемотехника»
Вариант №9
Студент гр. ____
______________
__.__.2022
Преподаватель
каф. КИБЭВС
______________
__.__.2022
Томск 2022
2
ЦЕЛЬ РАБОТЫ
Цель работы: изучить основные типы триггеров, их принципы построения
и работы
3
ПОСТАНОВКА ЗАДАЧИ
В ходе данной лабораторной работы требуется выполнить следующие
задачи:
1.Составить таблицы функционирования для схем согласно варианту.
2.Собрать схемы триггеров для данного варианта. Динамический JK-
триггер на базисе И-НЕ, одноступенчатый Т-триггер на базисе И-НЕ и двухступенчатый D-триггер на базисе ИЛИ-не.
3. Промоделировать работу всех схем в двух режимах и исследовать минимальный порог длительности активного уровня управляющего сигнала.
Провести анализ результатов моделирования разных режимов.
4.Сверить результаты моделирования с составленными таблицами функционирования.
5.Повторить п. 2-4, только для описания устройств вместо схем на холстах .bdf используйте заданный вариантом HDL. Язык описания аппаратуры для данного варианта System Verilog.
4
1 Динамический JK-триггер
1.1Таблица истинности
Втаблице 1.1 представлены все входы-выходы и режимы работы для данного триггера.
Таблица 1.1 – Таблица функционирования
|
|
Входы |
|
Выходы |
Режим |
||
|
|
|
|
|
|
|
|
J |
K |
|
C |
Q(t) |
|
Q(t+1) |
|
|
|
|
|
|
|
|
|
X |
X |
|
0 |
0/1 |
|
0/1 |
Хранение |
|
|
|
|
|
|
|
|
0 |
1 |
|
1 |
X |
|
0 |
Установка |
|
|
|
|
|
|
|
в 0 |
1 |
0 |
|
1 |
X |
|
1 |
Установка |
|
|
|
|
|
|
|
в 1 |
1 |
1 |
|
1 |
1 |
|
0 |
Счетный |
|
|
|
|
|
|
|
из 1 в 0 |
1 |
1 |
|
1 |
0 |
|
1 |
Счетный |
|
|
|
|
|
|
|
из 0 в 1 |
5
1.2 Формула
Ниже представлена формула для выхода:
1( + 1) = ( ) ∩ ( )2( + 1) = ( ) ∩ ( )
3( + 2) = 1( + 1) ∩ 1( + 1)4( + 2) = 2( + 1) ∩ 1( + 1)
1( + 3) = 3( + 2) ∩ 1( + 2) ∩ ( + 2)1( + 3) = 3( + 2) ∩ 1( + 2) ∩ ( + 2)
( + 4) = 2( + 3) ∩ ( + 3)( + 4) = 2( + 3) ∩ ( + 3)
6
1.3 Функциональная схема
На рисунке 1.3.1 представлена функциональная схема JK-триггера.
Рисунок 1.3.1 – JK-триггер
7
1.4 Моделирование функциональной схемы
На рисунках 1.4.1 – 1.4.2 представлено моделирование функциональной
схемы в двух режимах, timing и functional соответственно. Из рисунков видно,
что моделирование полностью совпадает с таблицей истинности.
Рисунок 1.4.1 – Моделирование в режиме Timing
1.4.2 – Моделирование в режиме Functional
Далее на рисунках 1.4.3 – 1.4.4 был исследован минимальный порог длительности активного уровня управляющего сигнала. Видно, что 1,2 ns не достаточно, а 1,3 ns достаточно.
8
Рисунок 1.3.3 – Недостаточное количество
Рисунок 1.3.4 – Достаточное количество
9
1.5 Код на HDL
На рисунке 1.5.1 представлен код описания триггера на System Verilog.
Рисунок 1.5.1 – Код на System Verilog
10
1.6 Схема RTL viewer для кода HDL
На рисунке 1.6.1 представлена схема RTL Viewer.
Рисунок 1.6.1 – Схема RTL Viewer