2 Семестр / Отчеты / 9 варик / 6laboratornaya_данные_удалены

Министерство науки и высшего образования Российской Федерации

Федеральное государственное бюджетное образовательное учреждение высшего образования

«ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ» (ТУСУР)

Кафедра комплексной информационной безопасности электронновычислительных систем (КИБЭВС)

ИЗУЧЕНИЕ РАБОТЫ РЕГИСТРОВ

Отчет по лабораторной работе №6 по дисциплине «Электроника и схемотехника 2»

Вариант №9

Студент гр. ____

______________

__.__.2022

Преподаватель

каф. КИБЭВС

______________

__.__.2022

Томск 2022

Введение

Цель работы – изучить регистры, их принципы построения и работы.

Постановка задачи:

1.Составить таблицы истинности для схем согласно варианту.

2.Собрать заданные схемы регистров.

3.Описать устройства с помощью HDL.

3. Промоделировать работу схем и проверить с таблицами

истинностями.

Задания по варианту:

-описать регистр SISO DSR с асинхронной загрузкой и синхронным сбросом, разрядность регистра – 12;

-описать регистр с параллельной записью и последовательной выдачей

DSL, сброс – синхронный, разрядность регистра – 16;

- описать регистр PIPO с асинхронной загрузкой и синхронным

сбросом, разрядность-8.

2

1.2 ФУНКЦИОНАЛЬНАЯ СХЕМА

На рисунке 1.1 представлена функциональная схема регистра типа

SISO DSR.

Рисунок 1.1 – Функциональная схема асинхронного вычитающего счетчика

1.3 МОДЕЛИРОВАНИЕ

Было выполнено моделирование составленной функциональной схемы из пункта 1.3. На рисунке 1.2 изображен результат моделирования в режиме

Timing.

Рисунок 1.2 – Моделирование регистра SISO в режиме Timing

На рисунке 1.3 представлен результат моделирования в режиме

Functional.

Рисунок 1.3 – Моделирование регистра SISO в режиме Functional

4

По результатам моделирования можно сделать вывод, что схема

выполнена в соответствии с таблицей истинности асинхронного регистра

SISO DSR 1.1.

1.4 ОПИСАНИЕ С ПОМОЩЬЮ HDL

Ниже представлен код на SystemVerilog:

module siso_sv (

input logic C, L, R, sin, input logic D,

output logic sout) ;

logic [11:0] Q; assign sout = Q[0];

always_ff @(posedge C, posedge L) if (L) Q[0] <= D;

else if (R) Q <= 12'b0; else Q <= {sin, Q[11:1]};

endmodule

На рисунке 1.4 представлено моделирование регистра SISO в режиме

Timing.

Рисунок 1.4 – Моделирование регистра SISO в режиме Timing

На рисунке 1.5 представлено моделирование регистра SISO в режиме

Functional.

Рисунок 1.5 – Моделирование регистра SISO в режиме Functional

На рисунке 1.6 представлено изображение схемы с помощью RTL

Viewer.

5

Продолжение таблицы 2.1

Для данного задания необходимо реализовать синхронный сброс.

На рисунках 2.1, представлена функциональная схема заданного универсального регистра.

Рисунок 2.1 – Функциональная схема универсального регистра

7

2.3 МОДЕЛИРОВАНИЕ

Было выполнено моделирование составленной функциональной схемы из пункта 2.2. На рисунке 2.2 изображен результат моделирования в режиме

Timing.

Рисунок 2.2 – Моделирование универсального регистра в режиме Timing

На рисунке 2.3 представлен результат моделирования в режиме

Functional.

8