20. Процессор Pentium VI
Внутренняя архитектура гарвардского типа (раздельная память команд и память данных), наличие КЭШ 2-го уровня на одном кристалле (в PIII для этого использовался отдельный кристалл). Конвейерное выполнение команд(20-ти ступенчатый конвейер). Суперскалярная архитектура (одновременное выполнение нескольких команд на разных аппаратных ресурсах. Спекулятивное (опережающее) выполнение команд (машина управляемая потоком данных)
БЦР- блок целочисленных регистров
FPU- сопроцессор с плавающей запятой
MMX-Multi Media Extraction
Процессор обращается к внешн модулям памяти и с СМ с мах скоростью записывает коды команд и операнды в КЭШ 2-го уровня. Блок трансляции адресов выбирает код следующей команды. Здесь же команда предварительно дешифрир и если это команда усл или безусл перехода вкл блок предсказания ветвления переходов в котором хранится 4к(4096) адресов последних переходов. Есть 2 дополн бита в адресах которые сигнализируют том как часто происх ветвление по данному адресу.
11-почти всегда
10-часто
01-редко
00-практически никогда
Если по адресу обратились то увел на 1, если не угадали то -1.
При обращении по предсказанному адресу код адреса автомати-чески инкрементируется (мах 11 так и остается) Если обращение по адр не произошло происх декрементация. (min 00).
ДШК дешифрирует очередную команду, из управляющей памяти микропрограмм выбир-ся последовательность МК, которая запис в КЭШ м/команд. Блок распр регистров выбирает свободнее регистры(или те которые указаны в командах) которые требуются для выполнения данной команды. Выбранные МК ставятся в очередь МК, в очереди нах-ся до 126 МК это позволяет блоку распредел ресурсов выбирать из очереди МК те МК для которых свободны аппаратные ресурсы(спекулятивная выборка команд). 126 МК позволяют заглянуть вперед на 40 команд ассемблера.
SISD - 1 команда - 1 данные(32р слова)
SIMD – 1 команда –группа данных
64 разр Рг=1х64р/слова=2х32р/слова=
=8хр/слова. В команде до 8 байтовых данных.
В БУР содержится 128-32р регистровю Блок ММХ содержит 8ММХ (0..7) 64 разр регистров для реализации функций SIMD арифметики с фикс запятой.
Блок FPU содержит SI(0..7)-64 разр регистра.
SEE –предназначен для реализации команд SIMD арифм с плавающ запятой SEE(0..7) -128р рег-ров.
Главная задача процессора (РIV) обработка мультимедийный приложений.
Результат выполненный в одном из аппар ресурсов помещ к КЭШ 1-го ур-ня. Последовательность восстановл требуемой цепочки команд осущ двумя блоками формирования адреса (БФА)(Блок отката для РII)
|
Вид приложения |
Повышение производ по сравн с PIII |
|
1)Обработка целых чисел(Spec Int200) |
23% |
|
2)Обработка чисел с плавающ запятой (Spec fp2000) |
79% |
|
3)Кодирование аудио сигналов MP3 Plud 1.3 |
25% |
|
4)Распознавание речи |
27% |
|
5)3D игры (Quake III) |
44% |
-----------------------------------------------------------------------------------------------------
21. Структура вс с общей шиной, каждый с каждым, дублированная шина, кольцо
Структура с общей шиной:
+)Простота, легкая наращи-ваемость вычислителей.
Структура достаточно хорошо работает при связных задачах. Коэфф связности задач- это отношение числа команд участвующих в межмашинном обмене к общему числу команд выполненных данной машиной (в %). Число машин ограничивается пропускной способностью шины.
-) низкая надежность из-за наличия общего ресурса (шины)
Каждый с каждым :
+)Увеличение надежности, нет стояния в очереди к общим аппаратн рес-ам.
-)При наращивании числа машин аппаратные затраты увел в геометр прогрессии.
Реально в такой структуре число машин не более 10.
Машины с дублированием шины
Обладает более высокой надежностью чем у стр-ры с общей шиной, т.к. канал продублирован.
Кольцо
+)Легкая наращиваемость
При обрыве структура превращается в 1.
Кольцо и машина с дуплексной связью близки друг к другу по показателям надежности + удобство на-ращивания и при приемлемык аппар затратах.
-----------------------------------------------------------------------------------------------------