22 Алгоритм оптимального приема двоичных сигналов в гауссовском канале с неопределенной начальной фазой. См №9
23 Структурная схема оптимального некогерентного приемника.
24 Помехоустойчивость некогерентного приема в канале со случайной фазой.
25 Помехоустойчивость некогерентного приема в канале со случайной амплитудой и фазой.
3.4.2. Помехоустойчивость оптимального некогерентного приема
Для нахождения вероятности ошибки при
оптимальном некогерентном приеме
двоичных сигналов с ЧМн необходимо
найти вероятность
,
при приходе сигнала
(или
вероятность неравенства
при
приходе сигнала
).
Выражение для вероятности ошибки при
оптимальном некогерентном приеме
сигналов ЧМн в отсутствии замираний
амплитуд
[5,
21, 32]:
|
(3.65) |
,
где,
–
отношение энергии элемента сигнала к
спектральной плотности мощности шума.
Точное выражение для вероятности ошибки
при оптимальном некогерентном приеме
сигналов с АМн в явном виде получить не
удается. Однако при больших уровнях
полезного сигнала
хорошее
приближение дает формула:
|
(3.66) |
,
Сравнение (3.65) и (3.66) показывает, что применение сигналов АМн приводит к проигрышу в мощности сигнала примерно в 2 раза по сравнению с сигналами ЧМн.
Вероятность ошибки при некогерентном приеме сигналов ОФМн:
|
(3.67) |
.
Анализ соотношений (3.67), (3.65) и (3.66) показывает, что ОФМн имеет двукратный выигрыш в мощности сигнала по сравнению с ЧМн и четырехкратный выигрыш по сравнению с АМн. Необходимо также отметить, что применение некогерентного приема дает приводит к увеличению вероятности ошибки, эквивалентному полутора–двукратному уменьшению мощности сигнала при когерентном приеме.
На рис. 3.17 представлены кривые зависимости вероятности ошибок от отношения энергии сигнала к спектральной плотности мощности помех для сигналов: АМн, ЧМн и ОФМн.
Некогерентный прием обладает худшей помехоустойчивостью по сравнению с когерентной обработкой, так как он основан на знании лишь части параметров приходящих сигналов. Достоинством некогерентного приема является простота реализации, ухудшение помехоустойчивости при этом компенсируется соответствующим увеличением мощности.
26 Формирование сигналов с двоичной фазоразностной модуляцией. (Если попался то не повезло на этот вопрос ответа нет)
27 Прием сигналов с двоичной фазоразностной модуляцией.
Способ приема двоичных фазоманипулированных на 0, 90, 180, 270o сигналов с фазоразностной модуляцией заключается в том, что перемножают входные радиосигналы в двух квадратурных (cosϕ, sinϕ) каналах (X, Y) со взаимно ортогональными сигналами гетеродина приемника, фильтруют полученные таким образом сигналы с последующей задержкой на один бит, отличающийся тем, что в обоих квадратурных каналах (X, Y) отфильтрованные низкочастотные сигналы (Xn, Yn) перед задержкой на один бит квантуют бинарно {0,1} (Xnкв, Ynкв), формируют два квадратурных оператора F(X) и F(Y) по алгоритму
по результатам анализа текущих и задержанных на один бит бинарных квантованных сигналов (X(n-1)кв, Xnкв, Y(n-1)кв, Ynкв) и операторов F(X) и F(Y) принимают решение об изменении фазы сигнала на одно из значений 0, π/2, π, 3π/2 по заданному алгоритму:
Устройство для осуществления способа по п.1, содержащее гетеродин, фазовращатель и два параллельно включенных канала (X, Y), каждый из которых содержит последовательно соединенные высокочастотный умножитель и фильтр нижних частот, а также линию задержки, причем первые входы высокочастотных умножителей каналов X и Y объединены и являются входом устройства, выход гетеродина подключен к объединенным второму входу высокочастотного умножителя канала X и входу фазовращателя, выход которого соединен со вторым входом высокочастотного умножителя канала Y, отличающееся тем, что введен процессор обработки сигналов, а в каждый канал введены компаратор и схема сравнения, причем в каждом канале первый вход компаратора соединен с выходом фильтра нижних частот, второй вход компаратора заземлен, выходы компараторов X и Y каналов соединены со входами соответствующих линий задержек, объединенными с Xnкв, Ynкв входами процессора обработки сигналов соответственно, выходы линий задержек X и Y каналов подключены соответственно, к X(n-1)кв, Y(n-1)кв входам процессора обработки сигналов, в каждом канале первый вход схемы сравнения соединен с выходом фильтра нижних частот, второй и третий входы схем сравнения подключены к разнополярным источникам порогового напряжения, выходы схем сравнения X и Y каналов соединены соответственно с F(X) и F(Y) входами процессора обработки сигналов, Δϕ = 0, Δϕ = π/2, Δϕ = π, Δϕ = 3π/2 выходы которого являются выходами приемного устройства, причем выходы первого, второго, третьего и четвертого логических блоков 4 И подключены соответственно к первому, второму, третьему и четвертому входам первого логического блока 4 ИЛИ, выходы пятого, шестого, седьмого и восьмого логических блоков 4 И подключены соответственно к первому, второму, третьему и четвертому входам второго логического блока 4 ИЛИ, выходы девятого, десятого, одиннадцатого и двенадцатого логических блоков 4 И подключены соответственно к первому, второму, третьему и четвертому входам первого логического блока 5 ИЛИ, выходы тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого логических блоков 4 И подключены соответственно к первому, второму, третьему и четвертому входам третьего логического блока 4 ИЛИ, выходы семнадцатого, восемнадцатого, девятнадцатого и двадцатого логических блоков 4 И подключены соответственно к первому, второму, третьему и четвертому входам четвертого логического блока 4 ИЛИ, выходы двадцать первого, двадцать второго, двадцать третьего и двадцать четвертого логических блоков 4 И подключены соответственно к первому, второму, третьему и четвертому входам второго логического блока 5 ИЛИ, первые входы первого и второго логических блоков исключающее ИЛИ, первые входы первого, четвертого, пятого, восьмого, девятого, тринадцатого, шестнадцатого, семнадцатого, двадцатого и двадцать первого логических блоков 4 И непосредственно, а второго, третьего, шестого, седьмого, одиннадцатого, четырнадцатого, пятнадцатого, восемнадцатого, девятнадцатого и двадцать третьего логических блоков 4 И через соответствующие инверторы объединены и являются X(n-1)кв входом процессора обработки сигналов, первые входы третьего и четвертого логических блоков исключающее ИЛИ, первые входы десятого и двадцать второго логических блоков 4 И, вторые входы первого, второго, пятого, шестого, тринадцатого, четырнадцатого, семнадцатого и восемнадцатого логических блоков 4 И непосредственно, а первые входы двенадцатого и двадцать четвертого логических блоков 4 И и вторые входы третьего, четвертого, седьмого, восьмого, пятнадцатого, шестнадцатого, девятнадцатого и двадцатого логических блоков 4 И через соответствующие инверторы объединены и являются Ynкв входом процессора обработки сигналов, вторые входы первого и второго логических блоков исключающее ИЛИ, вторые входы двенадцатого и двадцать второго логических блоков 4 И, третьи входы первого, четвертого, седьмого, восьмого, четырнадцатого, пятнадцатого, семнадцатого, восемнадцатого логических блоков 4 И непосредственно, а вторые входы десятого и двадцать четвертого логических блоков 4 И и третьи входы второго, третьего, пятого, шестого, тринадцатого, шестнадцатого, девятнадцатого и двадцатого логических блоков 4 И через соответствующие инверторы объединены и являются Xnкв входом процессора обработки сигналов, вторые входы третьего и четвертого логических блоков исключающее ИЛИ, вторые входы девятого и двадцать третьего логических блоков 4 И, четвертые входы первого, второго, пятого, восьмого, пятнадцатого, шестнадцатого, восемнадцатого и девятнадцатого логических блоков 4 И непосредственно, а вторые входы одиннадцатого и двадцать первого и четвертые входы третьего, четвертого, шестого, седьмого, тринадцатого, четырнадцатого, семнадцатого и двадцатого логических блоков 4 И через соответствующие инверторы объединены и являются Ynкв входом процессора обработки сигналов, выходы первого, второго и третьего логических блоков 3 И подключены соответственно к первому, второму и третьему входам первого логического блока 3 ИЛИ, выход которого является Δϕ = 0 выходом процессора обработки сигналов, выход четвертого логического блока 3 И соединен с пятым входом первого логического блока 5 ИЛИ, выход которого является Δϕ = π/2 выходом процессора обработки сигналов, выходы пятого, шестого и седьмого логических блоков 3 И подключены соответственно к первому, второму и третьему входам второго логического блока 3 ИЛИ, выход которого является Δϕ = π выходом процессора обработки сигналов, выход восьмого логического блока 3 И соединен с пятым входом второго логического блока 5 ИЛИ, выход которого является Δϕ = 3π/2 выходом процессора обработки сигналов, первые входы первого, второго, четвертого, пятого, шестого и восьмого логических блоков 3 И, третьи входы десятого, двенадцатого, двадцать второго и двадцать четвертого логических блоков 4 И непосредственно, а первые входы третьего и седьмого логических блоков 3 И и третьи входы девятого, одиннадцатого, двадцать первого и двадцать третьего логических блоков 4 И через соответствующие инверторы объединены и являются F(X) входом процессора обработки сигналов, вторые входы первого, третьего, четвертого, пятого, седьмого и восьмого логических блоков 3 И, четвертые входы девятого, одиннадцатого, двадцать первого и двадцать третьего логических блоков 4 И непосредственно, а вторые входы второго и шестого логических блоков 3 И и четвертые входы десятого, двенадцатого, двадцать второго и двадцать четвертого логических блоков 4 И через соответствующие инверторы объединены и являются F(Y) входом процессора обработки сигналов, выходы первого, второго, третьего и четвертого логических блоков 4 ИЛИ соединены с третьими входами соответственно первого, четвертого, пятого и восьмого логических блоков 3 И, третьи входы второго и третьего логических блоков 3 И через соответствующие инверторы подключены к выходам первого и третьего логических блоков исключающее ИЛИ соответственно, третьи входы шестого и седьмого логических блоков 3 И соединены с выходами соответственно второго и четвертого логических блоков исключающее ИЛИ.