Планарные микросхемы

Изготавливаются интегральные схемы с МОП-транзисторами по планарной технологии: на поверхность пластины из полупроводника (кремния) наносится защитный слой диэлектрика (обычно путем окисления поверхности для образования пленки из двуокиси кремния), в котором методами фотолитографии вскрывают микро-окна. Поверх слоя диэлектрика наносится металлическая пленка, имеющая в окнах контакт с поверхностью полупроводника. Через окна для создания электронно-дырочных переходов нужной (n или p) полярности проводится диффузия¹⁶ материалов-доноров или акцепторов-электронов. Так как кремний — четырехвалентный химический элемент, то для образования p-областей используются трехвалентные материалы (бор, галлий, алюминий), а для создания n-областей — пятивалентные материалы (сурьма, мышьяк, фосфор).

Весьма перспективна разработанная в университете Баффало технология использования «самоорганизующихся» химических веществ — материалов с микроскопическими структурами («квантовыми точками») при изготовлении полупроводниковых приборов. По данным исследователей, из названных веществ даже при комнатной температуре самопроизвольно происходит реакция, приводящая к созданию регулярных микроскопических структур с ячейками диаметром 0,04 мкм (механизм образования таких структур подобен образованию эмульсии в жидкости). Параметры транзисторов зависят от масштаба технологического процесса их изготовления (масштаба технологии), который непрерывно уменьшается. Еще несколько лет назад использовались 0,15 - 0,11 мкм технологии, а в 2007 году уже начали использоваться 0,045 мкм технологии.

В 2003 году концерн IBM предложил комбинированную микросхему, в которой на одну и ту же подложку «кремний на изоляторе» (SOI) помещают одновременно и биполярные, и полевые транзисторы. Такая схема обладает меньшим энергопотреблением, а комбинированные чипы по технологии 0,065 мкм стали выпускаться в 2005 году. Уменьшение размеров транзисторов повышает плотность их размещения, уменьшает паразитные индуктивности и емкости электродов и позволяет повысить рабочую частоту микросхемы. Но при этом миниатюризация транзисторов (в ряде случаев толщина изолирующих слоев в транзисторе сопоставима с размерами атомов) приводит к росту паразитных токов утечки, что, в свою очередь, повышает энергопотребление и снижает устойчивость работы схемы. Снижение напряжения питания схемы уменьшает разогрев схем только частично, а мощность токов утечки может достигать сотен ватт.

Уменьшение токов утечки достигается следующими способами: использование медных проводников (вместо алюминиевых, имеющих большее удельное электрическое сопротивление); применение технологии напряженного (растянутого) кремния — strained Si (увеличение расстояния между атомами кристаллической решетки уменьшает удельное электрическое сопротивление).

ПРИМЕЧАНИЕ

В современных микросхемах толщина изолирующего слоя из диоксида кремния (SiO2) составляет всего 1,2 нанометра, то есть имеет толщину примерно 5-ти атомов, то ток утечки сравнительно велик и тепловыделение значительное (по оценкам экспертов почти 40% тепловыделения обусловлено утечками). Для улучшения электрических характеристик фирма Intel намерена заменить оксид кремния оксинитридом кремния (SiON) с другой диэлектрической проницаемостью. Новая технология (под кодовым номером 1266) с масштабом 0,045 мкм на базе 300 мм подложек, медных соединений и напряженного кремния намечено освоить в 2007 году.

В таблице 6.2 приведены кодовые номера технологических процессов и их некоторые характеристики.

Таблица 6.2 Кодовые номера технологических процессов изготовления транзисторов

Код процесса	P854	P856	P858	P1260		P1262	P1264	P1266	P1268
Год внедрения	1995	1997	1999	2001		2003	2005	2007	2009
Масштаб мкм	0,35	0,25	0,18	0,13		0,09	0,065	0,045	0,032
Металл проводников	Al	Al	Al	Cu		Cu	Cu	Cu	Cu
Канал	Si				Strained Si