Функционирование мкпроцессорной системы кр580

ГТИ формирует имп.посл. Ф1 и Ф2, предназн. для тактирования CPU. Посл-ть не должна перекрыв. во времени и иметь амплитуду 12V, частоту следов. 2MHz, период след. 0.5µs.(500000мкопераций в сек.).

Пр.работы: Из счётчика команд CPU ‘PC’ на шину адреса поступает опред. адрес команды, которая по этому адресу считывается из памяти и поступает на шину данных. Далее поступает в Rg команд CPU, где осущ. декодиров. с послед. поступлением на АЛУ для выполнения. При пост. первого адреса в сч. ком.PC формируется след. адрес путём прибавл. '1'. В процессе вып. ком. могут потребов. доп. обращ. к памяти для вызова доп. байтов из ОЗУ в CPU.

Выполнение команды разбивается на маш. циклы: М1..М5. Команда м.б. выполнена за 1,2,3,4, но не более 5 маш.циклов. Каждый маш.цикл включает в себя несколько тактов: Т1..Т5, т.е. может содержать 3…5 маш.тактов. Такты Т1…Т3 во всех маш. цик. использ. для организации обмена с памятью или Ус ввода/вывода; Т4…Т5 – для выполн. внутр. опер. CPU. Такты отсчитыв. от '+' фронтов имп. посл-ти Ф1.

Р

Т1

Т3

ассмотрим маш.цикл М1 при выполнении 1-байтовой команды. В 1 маш.такте М1 выдаётся адрес команды из 'PC'. В М2 определяется готовность CPU к приёму данных по сигн. готовности “READY”. Если л.'1' Т2 заканчивается, л.'0'Т2 может длиться сколько угодно долго. Т3–на шину данных выдаётся содержимое команды, поступ. в Rg команд CPU, где произв. дешифр. команды. Т4–осущ. выполнение команды; при необходимости использ. Т5.

Ф1(t)

Синхр(t)

Стробсост(t)

В каждом маш. цикле в Т2 по сигн. «Синхр» и «стробсост» из шины данных переписыв. слово сост. CPU 'PSW' (в фиксатор/Rg состояния). При вып. команды содерж. 2 и более маш. цикла М, то каждый из них будет выполняться за 3 маш. такта, т.е. происх. только одно доп. обращ. к памяти за операндом.

СЛОВА СОСТОЯНИЙ CPU

D0(INTA)–сигнал подтверждения запроса прерыв. Исп. для ввода на шину данных команды RST.

D1(WO)–указ, что в тек. маш.цикле М выпол. запись инфы в память, или опер. ввода.

D2(STACK)–озн. наличие на шине адреса содерж. указателя стека.

D3(HLTA)–сигнал подтв. останова (команда HLT).

D4(OUT)–указ, что в тек. маш.цикле вып. опер. вывода.

D5(M1)-указ, что в тек. маш.цик. осущ. выборка первого байта ком.

D6(INP)–указ, что в тек. маш.цик. вып. опер. ввода.

D7(MEMR)–указ, что в тек. маш. цик. будет произв. чтение памяти.

УПРАВЛЯЮЩИЕ СИГНАЛЫ cpu КР580ВМ80.

Насчитывается 12 упр.сигн: 1,2)Ф1,Ф2–для тактирования CPU; 3)сигнал синхр. 'SYNC'–осущ. упр. внеш. Ус CPU; 4)DBIN–указ, что шина данных находится в реж. ввода в CPU, который ожидает поступл. данных. 5)WR– указ, что CPU зафикс. на шине данных 8-разрядный код, кот. д.б. воспринят памятью и Ус ввода. 6)RESET–ук., что по акт. уровню сигнала CPU прейдёт в исх.сост и начнёт выполнение проги с адреса '0000' 7,8)READY,WAIT-сигнал готовн. CPU: обеспеч. асинхр. обмен данными, т.е. по сигн. Wait CPU переводится в реж. ожид. до поступл. операндов из внеш. Ус. 9,10)INT,INTE– int–запрос прерывания мкпроцом, а вых. сиг. inte (л.'1') – разреш. прерывание CPU. 11,12)HOLD,HLDA–если hold л'1', то происх.обмен данными между ОЗУ и внеш.Ус без CPU, т.е. запрос внеш.Ус на захват ША и ШД. По сигн. hlda CPU по окончании текущ. маш.цикла переводит выходы на шины адреса и данных в Z-состояние, т.е. отключается от них, тем самым подтверждая захват.