Структурная схема cpu 'кр580вм80'.
БИС CPU КР580ВМ80 предст.собой 8-разр. шину данных и 16-разр. шину адреса, которая позв. обратиться к ОЗУ объёмом 216=64kbyte. Данный CPU выполнен в виде однокрист. CPU.
РЕГИСТРЫ: Для хранения участв. в операциях чисел предусм. 7 8-разр. Rg. Rg 'А'(аккумулятор)–для обмена инфой с внеш.Ус-ми; служит источником операнда при выполн. ариф, лог, сдвиговых опер.; хранит рез-т выполненной операции.
Остальные 6 Rg (B,C,D,E,H,L) образуют блок Rg общего назначения (РОН). Используются для хранения 8-разр.чисел, могут также хранить 16-разр, объединяясь в пары(BC,DE,HL).
Rg 'БР1','БР2','W','Z'–исп.как буферные, програмно-недост., т.е. к ним при составл.проги программист не имеет доступа.
16-разр.указатель стека 'SP'–для адресации особой, стековой памяти, имеющей упрощённый формат адресации. Принцип. организации стековой памяти: команды в ОЗУ размещ. в ячейках, начиная с младшей и т.д. по нарастанию адреса; стек использует ячейки, начиная со старшей и т.д. по убыванию; т.о. адреса этих двух частей памяти измен. навстречу друг другу.
16-разр.счётчик команд 'PC'–для хранения адр.команды: после выбора из ОЗУ текущ.ком. содерж.’PC’ увелич. на 1=> формируется адрес след.команды (при отсут.усл/безусл переходов).
При обращении к памяти для выборки операндов в кач. адреса м.б. использ. содерж. любой пары Rg блока 'РОН'. При выдаче адр. содерж. соотв. Rg пд на 16-разр.Rg адреса 'PA' из которого через буфер адреса пд на 16-разр.шину адреса, с кот. адрес м.б. принят в ОЗУ, объёмом 64 kbyte.
АЛУ: В 8-разр.АЛУ предусмотрено: —выполнение 4 ариф.опер.: 1)сл. с пд переноса в младш.разряд,2)сл.без пд. перен.,3)выч. с пд. перн. в мл. разр,4)выч без пд прен.; —4 логич.опер.:1)кон; 2)диз; 3)М2; 4)сравнение.; —4 вида цикл.сдвига.
При выполн. арифм. и лог. опер. одним из операндов явл. содерж. Rg 'А', рез-т операции помещ. в Rg 'А', циклич.сдвиг осущ. только в Rg 'А'. При выполн. ариф.опер. над десят. числами использ. код 8421, т.е. 8 разр.каждого регистра разбив. на 2 части по 4 разр. Для осущ. коррекции в случае необх. при помощи 'СДК' прибавл. 0110 к рез-ту в CPU.
РЕГИСТР ПРИЗНАКОВ: Предст. 5-разр. Rg, сост. из 5 триггеров, предн. для хран. опред. признаков, выявляемых в числе, явл. рез-м выполн. некот. операций:'Tv'–(тр. доп.перен)–хранит прернос, возн. при выполн. операции из 4-го разряда, т.е. десят коррекция 0110. 'Tp'(тр.чётности)–если число единиц в Rg 'А' чётн=>1, неч.=>0. 'Ts'–(тр.знака)–устан. в сост. соотв. разряду знака (+0,–1). 'Tc'–(тр.перен.)–перенос из ст.разр при выполн. арифм.опер. и содержимое выдвигаемого из Rg 'А' разряда при выполнении операции сдвига. 'Tz'(тр.0)–установка в сосьт.1, если рез-т опер.0.
70: Ts(7)Tz(6)0(5)Tv(4)0(3)Tp(2)1(1)Tc(0).
БЛОК УПРАВЛЕНИЯ: состоит из: Rg команд 'РК'(туда принимается 1-й байт команды); упр.ус. 'УУ', формирующего упр.сигн. под действ. которых выполн. мкоперации в отдельных узлах, кроме того УУ содерж. управляющую память, недоступную програмисту.
БУФЕРЫ; буфер данных 'БД' и буфер адреса 'БА' обесп. связь проца с внеш. шинами данных и адреса. Особенность буферов – 3 состояния:а)лог.1; б)лог.0; в)z-сост., при котором вых.сопр.∞ и=> буфера отключены от соотв.шин. Это позволяет процу отключиться от внеш.шин и предоставить их в использ. внеш.Ус.; также использ. одну и ту же шину данных для их приёма/выдачи, а => уменьшить число выводов БИС.