Мультиплексоры
Мультиплексор – это комбинационная функциональная схема, передающая сигнал на выход с одного из входов, адрес которого выставляется на адресных входах схемы.
Промышленностью выпускаются мультиплексоры на 4, 8, и 16 входов в отдельных микросхем, причём устройства на 4 входа выпускаются сдвоенными, т.е. по 2 в одном корпусе.
Условное обозначение мультиплексоров – КП (например, 155КП7, 155КП5 и т.д.), а графическое изображение представлено на рис. 2.9
рис. 2.9. Схемное изображение мультиплексора.
Двоичный адрес служит для выбора входа, сигнал с которого должен поступать на выход. Например, мультиплексор, имеющий 8 информационных входов, использует для адресации к ним 3-разрядный адресный вход, как показано на рисунке. Кроме того, мультиплексор имеет, как правило, стробирующий (или разрешающий) вход S. Подавая соответствующий сигнал на этот вход, можно включить или отключить мультиплексор.
Демультиплексоры и дешифраторы
Демультиплексор – это комбинационная функциональная схема, принимающая входной сигнал и направляющая его на один из нескольких выходов в соответствии с двоичным кодом, действующим на адресных входах. Остальные выходы в этом случае находятся либо в неактивном, либо в третьем (высокоимпедансном) состоянии. Аналогично работает и дешифратор, единственное отличие которого состоит в том, что на входы подается только адрес, возбуждающий один из выходов схемы. Часто схемы демультиплексоров и дешифраторов имеют стробирующий вход S.
Условное обозначение дешифраторов – демультиплексоров – ИД (например, 155 ИД3, 155 ИД4 и т.д.), а графичекое изображение представлено на рис. 2.10.
рис. 2.10. Схемное изображение мультиплексора.
Сумматоры
Сумматор – это комбинационная функциональная схема, предназначенная для суммирования двоичных чисел.
Таблица истинности для суммы А и В будет
|
A |
B |
Сумма S |
Перенос С |
|
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
1 |
Алгебраическая запись будет:
Схема, реализующая функции S и С, показана на рис.2.11 и называется полусумматором (НА).
рис. 2.11. Схемная реализация полусумматора.
Для выполнения арифметической суммы двух разрядов А и В и разряда переноса С необходим полный сумматор, схема которого показана на рис. 2.12.
рис. 2.12. Схемная реализация полного сумматора.
Принятое схемное изображение полного сумматора представлено на рис. 2.13.
рис. 2.13. Схематическое изображение полного сумматора.
На основе полных сумматоров строится схема сумматора на любое число разрядов. Например, на рис. 2.14 представлена схема 3-х разрядного полного сумматора.
рис. 2.14. Схема трехразрядного цифрового сумматора.
Лекция № 30. Основные параметры цифровых логических схем.
План лекции.
1. Уровни напряжений;
2. Помехоустойчивость;
3. Нагрузочная способность;
4. Быстродействие.
Совокупность интегральных схем, реализующих логические функции и объединенных общим типом схемы, называется логическим семейством. Логические схемы одного семейства легко между собой соединяются, так как они, как правило, согласованны по величине логических уровней, по нагрузочной способности, по временным параметрам. Поэтому при соединение цифровых схем специального назначения необходимо выбирать одно логическое семейство. Если же в процессе разработки цифрового устройства по тем или иным причинам пришлось использовать схемы из разных логических семейств, то в этом случае для согласования параметров приходится в большинстве случаев конструировать дополнительные буферные схемы.
При выборе определённого логического семейства для конкретных целей руководствуются такими факторами, как уровни напряжений, быстродействие, помехозащищенность, рассеиваемая мощность, стоимость. Остановимся на этих характеристиках более подробно.