Архангелский Справочное пособие по ПСпице и Десигн Центер 1996

записи - EWRITE. В первом примере начальные данные, загруженные в память, описаны спецификацией DATA. Во втором примере данные записаны во внешнем фале

RAM16X8.INT.

Пояснения

В оперативном запоминающем устройстве ОЗУ начальное состояние всех ячеек по умолчанию неопределенное. Однако в операторе описания ОЗУ можно задать начальные данные, загружаемые в память. В процессе расчета схемы данные в память могут записываться (при подаче на <вход разрешения записи> сигнала “1”) и считываться (при подаче на <вход разрешения чтения> сигнала “1”).

Число ячеек ОЗУ определяет <число адресных входов> Nвх как 2Nвх. Разрядность данных определяет <число разрядов (выходов)>.

При записи в ОЗУ сначала надо подать сигналы на адресные входы и входы данных и поддерживать их в течение соответствующих времен установления Tsuaew и Tsudew. Затем на вход разрешения записи подается сигнал “1” длительностью не менее Twew. Сигналы на адресных входах и входах данных не должны изменяться, пока сохраняется “1” на входе разрешения записи, и удерживаться в прежнем состоянии еще в течение времени удержания соответственно Thaew и Thdew.

При отсутствии сигнала “1” на входе разрешения чтения выходы ОЗУ находятся в высокоомном состоянии “Z”. При подаче сигнала разрешения чтения они переключаются в состояние, определяемое содержимым выбранной ячейки с задержками Tped. Если при сигнале разрешения чтения, равном “1”, переключаются сигналы на адресных входах, то переключение выходов происходит с задержками Tpad.

Вмодели ОЗУ не запрещено одновременное наличие сигналов “1” на входах разрешения записи и чтения. В этом случае считанные данные передаются на выходы после перехода сигнала разрешения записи из состояния “1” в состояние “0”.

Воператоре, описывающем ОЗУ, начальная загрузка данных может быть задана двумя способами: или спецификацией FILE, определяющей имя файла, содержащего данные в формате INTEL HEX, или спецификацией DATA, после которой следуют данные.

Если используется спецификация FILE, то <имя файла> задается или текстовой константой, заключенной в кавычки “”, или текстовым выражением, заключенным в вертикальные черточки ||. При наличии спецификации FILE, спецификация DATA игнорируется, даже если она присутствует в операторе.

Если отсутствует спецификация FILE, то начальная загрузка данных может задаваться спецификацией DATA. После ключевого слова DATA указывается <символ системы счисления>: B - двоичная, O - восьмеричная, X - шестнадцатиричная. Затем между знаками $ записываются данные. Они могут писаться слитно или разделяться в любых местах пробелами для удобства понимания и контроля. Данные записываются, начиная с первого бита числа, лежащего по нулевому адресу, затем следует его второй бит и т.д., затем аналогично указываются биты числа по первому адресу и т.д.

Параметры модели задержек

(размерность всех параметров, кроме последнего, - секунды)

Источники постоянных логических уровней

ИСТОЧНИКИ ПОСТОЯННЫХ ЛОГИЧЕСКИХ УРОВНЕЙ

Форма оператора

U<имя> <тип источника> (<число выходов>)

+<<узел питания +> <узел питания ->>5) <узлы выходов>

+<модель входа/выхода>

5)- только для PSpice 5

Примеры

1)U5 PULLUP(1) 10 R1K

2)U2 PULLDN(4) BUS3, BUS2, BUS1, BUS0, R500

Пояснения

Данные компоненты имеют выходы, но не имеют входов. Они функционируют как источники постоянных уровней сигналов “1” или “0”, сила которых определяется используемой моделью входа/выхода. Источники не имеют моделей задержек .

Следует отметить, что помимо этих источников постоянных уровней сигналов в PSpice определны узлы, соответствующие постоянным логическим уровням (см. алфавит логических сигналов в данном разделе). Поэтому использование данных источников оправдано только тогда, когда требуется описать для них модель входа/выхода.

линия задержки цифровых сигналов

ЛИНИЯ ЗАДЕРЖКИ ЦИФРОВЫХ СИГНАЛОВ

Форма оператора

U<имя> DLYLINE <<узел питания +> <узел питания ->>5)

+<узел входа> <узел выхода> <модель задержек> <модель входа/выхода>

5)- только для PSpice 5

Форма описания модели задержек

.MODEL <имя модели> UDLY [(<параметры модели>)]

Пример

U5 DLYLINE UP UM IN OUT DLY20NS IO_STD

.MODEL DLY20NS UDLY (DLYMN=18ns DLYTY=20ns DLYMX=22ns)

Пояснения

Линия задержки имеет один вход и один выход. Ее выходной сигнал повторяет ее входной сигнал с заданной в модели задержкой. Через линию задержки могут передаваться сигналы любой длительности. Этим она отличается от других логических элементов, например, от буфера, поскольку все логические элементы не реагируют на сигналы, длительность которых меньше задержки распространения.

Параметры модели задержек

Контроллеры длительности сигналов

КОНТРОЛЛЕРЫ ДЛИТЕЛЬНОСТИ СИГНАЛОВ

Элемент контролирует длительность состояний “0” и “1” логических сигналов.

Форма оператора

U<имя> WDTHCK (<число контроллеров>)

+<<узел питания +> <узел питания ->>5) <узлы входов>

+<узлы выходов высокого уровня> <узлы выходов низкого уровня>

+<модель задержек> <модель входа/выхода>

5) - только для PSpice 5

Форма описания модели задержек

.MODEL <имя модели> UWDTH [(<параметры модели>)]

Пример

U5 WDTHCK(2) UP UM IN1 IN2 HOUT1 HOUT2 LOUT1 LOUT2 MDL IO_STD

.MODEL MDL UWDTH (TWHTY=10ns TWLTY=5ns MNTYMXDLY=2)

Пояснения

Один элемент может содержать несколько контроллеров. Каждый контроллер имеет один вход и два выхода. На выходе высокого уровня HOUT устанавливается уровень “1”, если во входном сигнале длительность состояния “1” меньше заданной величины. Установление HOUT=“1” происходит по срезу входного сигнала, следующему после недостаточно долгого состояния “1” на входе; при очередном фронте входного сигнала HOUT сбрасывается в “0”. На выходе низкого уровня LOUT устанавливается уровень “1”, если во входном сигнале длительность состояния “0” меньше заданной величины. Установление LOUT=“1” происходит по фронту входного сигнала, следующему после недостаточно долгого состояния “0” на входе; при очередном срезе входного сигнала LOUT сбрасывается в “0”.

Контроллер может использоваться для оценки сигналов синхронизации и защелки в триггерах, а также для фиксаций сбоев в любых точках схемы, вызванных появлением недопустимо коротких сигналов.

Порядок перечисления узлов в описании элемента: входные узлы всех контроллеров,

узлы HOUT, узлы LOUT.

Контроллеры длительности сигналов (окончание)

Параметры модели задержек

Kонтроллеры установления, удержания и сдвига

KОНТРОЛЛЕРЫ УСТАНОВЛЕНИЯ, УДЕРЖАНИЯ И СДВИГА

Элемент контролирует длительности установления, удержания и сдвигов между сигналами.

Форма оператора

U<имя> SUHDCK (<число контроллеров>)

+<<узел питания +> <узел питания ->>5) <узел синхронизации>

+<узлы входов> <узлы контроля установления>

+<узлы контроля удержания> <модель задержек> <модель входа/выхода>

5) - только для PSpice 5

Форма описания модели задержек

.MODEL <имя модели> USUHD [(<параметры модели>)]

Пример

U5 SUHDCK(2) UP UM CLK IN1 IN2 SETUP1 SETUP2 HOLD1 HOLD2 + MDL IO_STD

.MODEL MDL USUHD (TSUTY=10ns THLTY=5ns MNTYMXDLY=2)

Пояснения

Один элемент может содержать несколько контроллеров. Все контроллеры имеют один общий вход сигнала синхронизации CLOCK. Кроме того, каждый контроллер имеет один вход IN и два выхода: выход контроля времени установления - SOUT и выход контроля времени удержания - HOUT.

Под временем установления подразумевается интервал времени между изменением сигнала IN и фронтом импульса CLOCK, фиксирующим состояние, в которое пришла контролируемая схема под воздействием сигнала IN. На выходе контроля длительности установления SOUT устанавливается уровень “1”, если задержка фронта сигнала CLOCK по отношению к изменению входного сигнала IN меньше заданного минимального времени установления. Установление SOUT=“1” происходит по фронту импульса CLOCK, при котором нарушено ограничение на время установления; сброс SOUT в “0” происходит по следующему фронту CLOCK (если, конечно, не произошло нового нарушения ограничения).

Kонтроллеры установления, удержания и сдвига (продолжение)

Под временем удержания подразумевается интервал времени между фронтом импульса CLOCK и изменением входного сигнала IN. То есть это время, в течение которого сигнал IN должен сохранять свое значение, чтобы после фронта импульса CLOCK контролируемая схема успела его зафиксировать. На

выходе контроля длительности удержания HOUT устанавливается уровень “1”, если задержка изменения входного сигнала IN по отношению к фронту сигнала CLOCK меньше заданного минимального времени удержания. Установление HOUT=“1” происходит в момент изменения сигнала IN, вызвавшего нарушение заданного времени удержания; сброс HOUT в “0” происходит по следующему фронту CLOCK.

Контроллер может использоваться для оценки правильности временных соотношений сигналов в триггерах, а также для фиксации недопустимо малых сдвигов между сигналами в любых точках схемы. В последнем случае на вход CLOCK можно подавать любой интересующий сигнал, а не обязательно сигнал синхронизации.

Порядок перечисления узлов в описании элемента: узел сигнала синхронизации, входные узлы всех контроллеров, узлы SOUT, узлы HOUT.

Параметры модели задержек