6.2. D-триггер

Рис.6.2. а б .Cхема D-триггера (а) и его обозначение (б)

С хема синхронного D-триггера приведена на рис.6.2, а. На рис.6.2, б показано его условное обозначение.D-триггер имеет один информационный вход D, устанавливающий триггер в состояние, соответствующее логическому уровню на этом входе. Вход С является исполнительным (управляющим, синхронизирующим). Он служит для подачи синхронизирующего сигнала. Триггер состоит из асинхронного RS-триггера и логических переключающих устройств на входах (одного элемента НЕ и двух элементов И-НЕ).

При нулевом сигнале на входе С на выходах элементов И-НЕ образуются уровни логической единицы и, следовательно, RS-триггер сохраняет прежнее состояние при любом сигнале на входе D. При С = 1 и D = 1 уровень 0 будет на входе S RS-триггера, а при D=0 уровень 0 окажется на входе R RS-триггера.

Последний перейдет в единичное и нулевое состояние, соответственно. Следовательно, D-триггер принимает информацию с входа D когда С = 1, и может ее хранить до тех пор, пока С = 0. При этом на прямом выходе триггера устанавливается то же состояние, которое было на D- входе.

6.3. Т-триггер

T-триггер имеет один вход, который называется счетным и обозначается буквой Т, и два обычных выхода. Одна из схем Т-триггера показана на рис 6.3,а и его условное обозначение - на рис.6.3,б.

Рис.6.3. а б Схема Т-триггера (а) и его обозначение (б)

В схеме используется D-триггер, инверсный выход которого соединен с D входом . Таким образом, на информационном входе присутствует состояние, противоположное тому, в котором находится D-триггер. В отличие от схемы , приведенной выше, данный D-триггер построен так, что срабатывает в момент так называемого спада синхроимпульса на входе C. Следовательно в момент каждого спада его состояние будет изменяться на противоположное.

Наиболее универсальным является JК-триггер. Подробно его схема и свойства здесь не рассматриваются .

7. Регистры

Регистр — это узел ЭВМ, предназначенный для приема, хранения и выдачи по команде числовых кодов. Наибольшее применение регистры находят в устройствах оперативной обработки информации. Регистр представляет собой сборку из триггерных и логических элементов. В зависимости от формы представления числа, используемой при вводе его в регистр (параллельной или последовательной), регистры под­разделяют на накопительные (параллельные) и сдвигающие (последовательные).

7. 1. Параллельный регистр

Параллельный регистр принимает и запоминает все разряды хранимого кода одновременно.

Одна из простых схем такого трехразрядного регистра представлена на рис.7.1.

Рис. 7.1. Схема параллельного регистра на Д-триггерах

В схеме используются D-триггеры, срабатывающие “по фронту синхроимпульса”, т.е. информация запоминается и появляется на выходах триггера в момент фронта синхроимпульса на входе С. R-входы триггеров присоединены к шине установки их в исходное состояние. Для того чтобы запомнить некоторый код, его разряды должны бать переданы на клеммы ВХ1,ВХ2,ВХ3 и после этого на вход С необходимо подать синхроимпульс.

7.2. Последовательный регистр

Д

Рис. 7.2. Схема последовательного регистра на Д- триггерах

Рис.7.3 Временная диаграмма процесса заполнения регистра кодом 101

ля получения последовательного регистра триггеры необходимо соединить последовательно: выход младшего разряда – со входом старшего. Схема такого регистра на D-триггерах приведена на рис. 7.2. Здесь так же как в схеме рис 7.1 используются триггеры , срабатывающие в момент фронта синхроимпульса. Выходы сдвигающего регистра и его ячеек при­соединяют в зависимости от применения к решающим блокам или к схемам управления . На вход регистра последовательно передаются разряды запоминаемого кода .В момент фронта разряд, поданный фронта разряд запоминается на первом триггере, а информация , хранившаяся в каждом триггере до этого, передается на соседний триггер справа. Временная диаграмма, иллюстрирующая процесс заполнения регистра кодом 101 , показана на рис 7 .3. Помимо операции запоминания данных регистры позволяют выполнять преобразования кодов. Так, рассматриваемый регистр может принимать разряды кода последовательно и выдавать их параллельно либо последовательно. Более сложные схемы дают возможность преобразовать параллельный код в последовательный.