Реализация блоков outdv (буферных блоков)
Буферные блоки OUTDV предназначены для согласования внешних и внутренних электрических сигналов. Они построены на основе мощных Z-ячеек и по сути не выполняют каких либо логических или арифметических функций. Кроме того буферные блоки могут переводить выводы БИС в т.н. третье состояние, которое применяется в тех случаях, когда БИС находится в неактивном состоянии.
Принципиальная логическая схема блоков OUTDV приведена на рисунке 20.
Реализация блока dc8b (определения смещения внутри окна)
Данный блок представляет собой простой дешифратор двоичного кода. Его принципиальная схема приведена на рисунке 21.
Реализация блока dc8n4 (индикации)
Структура блока индикации рассмотрена выше. В качестве тактового сигнала мы используем сигнал SYN взятый с МПИ. Его можно взять непосредственно, если используется безъинерционный индикатор (например светодиодный), либо использовать дополнительный делитель. Коэффициент деления при этом будет зависеть от используемой тактовой частоты МПИ. Кроме того можно использовать любой периодический сигнал частота которого будет выше 16 Гц.
Принципиальная логическая схема блока DC8N4, построенная на основе приведенной выше структуры приведена на рисунке 22.
Функции, выполняемые блоками изображенными на рисунке 22:
MUX4N1-на основе этих блоков построен мультиплексор для выбора отображаемого разряда
DEC-дешифратор двоичного кода в код семисегментного индикатора
DTT-Выполняют роль счетчика до 4. Управляют мультиплексором и определяют код отображаемого разряда
Рис.20.Принципиальная логическая схема блоков OUTDV и OUTD
Рис.21.Принципиальная логическая схема блока DC8B
Рис.22.Принципиальная логическая схема блока DC8N4
Реализация блока mux4x1
Блок MUX4X1 представляет собой одноразрядный мультиплексор 2 в 1. Его принципиальная логическая схема приведена на рисунке 23.
Реализация блока dec(семисегментного индикатора)
Блок DEC представляет собой дешифратор двоичного кода в код семисегментного индикатора. Символы, отображаемые на семисегментном индикаторе представляются в шестнадцатиричной форме. Блок построен на основе посегментных дешифраторов DECA, DECB, DECC, DECD, DECE, DECF, DECG. Принципиальные логические схемы блоков DEC и DECA, DECB, DECC, DECD, DECE, DECF, DECG приведены на рисунках 24-28.
Реализация блоков reg8 (внутренних регистров)
Блоки REG8 представляют собой простейшие наборы триггеров с объединенными входами управления записью. Принципиальная логическая схема этих блоков представлена на рисунке 29, а блока DT на основе которого он сделан была приведена выше, на рисунке ХХ.
Реализация блока summ8 (алу)
Выше мы уже описывали требования, предъявляемые к АЛУ. Учитывая их и конкретную задачу, поставленную в данном случае построим функциональную схему АЛУ. Она приведена на рисунке ХХ. Вычитание Б из А производится следующим образом: при определении блоком дешифрации команды вычитания на его выходе появляется активный уровень, при этом блок подготовки данных производит инвертирование числа Б. Проинвертированное число Б подается на сумматор, туда же подается и признак команды вычитания, обеспечивая прибавления 1 к общему результату. Другими словами вычисление ведется по формуле: А-Б=А+(not(Б)+1).
Рис.23.Принципиальная логическая схема блока MUX4N1.
Рис.24.Принципиальная логическая схема блока DEC
Рис.25.Принципиальная логическая схема блоков DECA и DECB
Рис.26.Принципиальная логическая схема блоков DECС и DECВ
Рис.27.Принципиальная логическая схема блоков DECE и DECF
Рис.28.Принципиальная логическая схема блока DECG
Рис.29.Принципиальная логическая схема блока REG8.
Рис.30.Функциональная схема АЛУ.
Принципиальная логическая схема АЛУ приведена на рисунке 31.
Блоки приведенные на рисунке 31 выполняют следующие функции:
DECCOM-блок дешифрации команд
COM8-блок подготовки данных
SUMM-сумматор